[发明专利]应用于高速接口物理层芯片的并串转换电路及装置有效
| 申请号： | 201810385685.4 | 申请日： | 2018-04-26 |
| 公开（公告）号： | CN108736897B | 公开（公告）日： | 2022-08-09 |
| 发明（设计）人： | 邱钧华;谢文刚;吴志远;高新军;陈柳明 | 申请（专利权）人： | 深圳市国微电子有限公司 |
| 主分类号： | H03M9/00 | 分类号： | H03M9/00 |
| 代理公司： | 深圳中一联合知识产权代理有限公司 44414 | 代理人： | 李艳丽 |
| 地址： | 518000 广东省深圳市南*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明属于高速并串转换设计技术领域，提供了一种应用于高速接口物理层芯片的并串转换电路，其包括：锁相环、并行数据采样单元、数据选择与派发控制单元、第一串行寄存器、第二串行寄存器和差分串行数据生成单元。根据第一时钟和第二时钟，通过并行数据采样单元对并行数据进行采样，生成奇数路并行数据和偶数路并行数据，通过数据选择与派发控制单元将奇数路并行数据和偶数路并行数据转换为奇数路串行数据和偶数路串行数据，并由差分串行数据生成单元进行处理，最终输出的差分串行数据。使用纯数字电路的设计方法，通过奇偶路的电路结构设计，降低了芯片内部使用频率，可以更好的实现不同工艺下的高速接口物理层的并串转换电路的IP复用。 | ||
| 搜索关键词： | 应用于 高速 接口 物理层 芯片 转换 电路 装置 | ||
【主权项】：
1.一种应用于高速接口物理层芯片的并串转换电路，其特征在于，包括：锁相环，用于产生第一时钟和第二时钟，所述第一时钟和所述第二时钟频率相同、相位相反；并行数据采样单元，用于对并行数据进行采样，生成奇数路并行数据和偶数路并行数据；数据选择与派发控制单元，分别与所述并行数据采样单元连接，用于根据所述第一时钟和所述第二时钟将所述奇数路并行数据和所述偶数路并行数据转换为奇数路串行数据和所述偶数路串行数据；第一串行寄存器和第二串行寄存器，与所述数据选择与派发控制单元连接，分别用于存储所述奇数路串行数据和所述偶数路串行数据；差分串行数据生成单元，分别与所述第一串行寄存器和所述第二串行寄存器连接，用于根据第一时钟和第二时钟对所述奇数路串行数据和所述偶数路串行数据进行处理并生成差分串行数据。
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- 本发明提供一种高速并串转换电路，所述高速并串转换电路包括时钟分频模块、低速CMOS并串转换模块及高速双极并串转换模块，低速CMOS并串转换模块包括N1级依次级联并呈树形结构的CMOS并串转换单元，高速双极并串转换模块包括N2级依次级联并呈树形结构的双极并串转换单元，也就是说，低速部分采用CMOS器件实现，高速部分采用双极型器件实现，通过二者的结合，能综合提高数据传输速率，并降低了并串转换电路的功耗和面积；同时，低速CMOS并串转换模块及高速双极并串转换模块全部使用树形结构，进一步提高了数据传输速率。
- 用于电压模式发射器的高速多相位串行化系统-201910836232.3
- 彭楚芸;石家豪 - 猎速科技股份有限公司
- 2019-09-05 - 2023-04-11 - H03M9/00
- 本发明公开了一种用于电压模式发射器的高速多相位串行化系统，其包括由N相位输入时钟所驱动的N对1多路复用级，由所述N相位输入时钟所驱动的相位对齐单元被操作以通过基于所述N相位输入时钟提供给所述相位对齐单元调整数个参考频率信号产生内插采样频率信号，以及由所述内插采样频率信号驱动的前一个多路复用级，其被配置为用以接收输入数据流并将相位对准数据流输出到所述N对1多路复用级。
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