[发明专利]应用于高速接口物理层芯片的并串转换电路及装置

说明书

本发明属于高速并串转换设计技术领域，提供了一种应用于高速接口物理层芯片的并串转换电路，其包括：锁相环、并行数据采样单元、数据选择与派发控制单元、第一串行寄存器、第二串行寄存器和差分串行数据生成单元。根据第一时钟和第二时钟，通过并行数据采样单元对并行数据进行采样，生成奇数路并行数据和偶数路并行数据，通过数据选择与派发控制单元将奇数路并行数据和偶数路并行数据转换为奇数路串行数据和偶数路串行数据，并由差分串行数据生成单元进行处理，最终输出的差分串行数据。使用纯数字电路的设计方法，通过奇偶路的电路结构设计，降低了芯片内部使用频率，可以更好的实现不同工艺下的高速接口物理层的并串转换电路的IP复用。

技术领域

本发明属于高速并串转换设计技术领域，尤其涉及一种应用于高速接口物理层芯片的并串转换电路及装置。

背景技术

目前，高速接口的使用越来越广泛，很多协议(如PCIe、USB、SATA、SRIO等)的物理层接口都是用串行解串(Serializer-Deserializer，SerDes)技术来实现。但对于高速接口的物理层实现由于需要进行数字模拟混合电路设计，因此一直是业界设计的难题。并串转换电路作为SerDes电路设计的一个重要环节，用于发送串行化的差分数据。它的设计优劣将直接影响SerDes发送端口的性能。现有的并串转换电路多采用由模拟电路定制设计而成，而模拟电路的设计无法在制造工艺下复用，给电路的使用带来很多局限，而且电路复杂，输出的差分信号容易出现延时差异，对整个SerDes电路的正常工作影响甚大。

发明内容

本发明的目的在于提供一种应用于高速接口物理层芯片的并串转换电路、及装置，旨在解决传统的技术方案中存在的电路复杂、容易产生内部噪声及输出的差分信号容易出现延时差异的问题。

一种应用于高速接口物理层芯片的并串转换电路，包括：

锁相环，用于产生第一时钟和第二时钟，所述第一时钟和所述第二时钟频率相同、相位相反；

并行数据采样单元，用于对并行数据进行采样，生成奇数路并行数据和偶数路并行数据并存储；

数据选择与派发控制单元，分别与所述并行数据采样单元连接，用于根据所述第一时钟和所述第二时钟将所述奇数路并行数据和所述偶数路并行数据转换为奇数路串行数据和所述偶数路串行数据；

第一串行寄存器和第二串行寄存器，与所述数据选择与派发控制单元连接，分别用于存储所述奇数路串行数据和所述偶数路串行数据；

差分串行数据生成单元，分别与所述第一串行寄存器和所述第二串行寄存器连接，用于根据第一时钟和第二时钟对所述奇数路串行数据和所述偶数路串行数据进行处理并生成差分串行数据。

此外，还提供了一种应用于高速接口物理层芯片的并串转换装置，包括：上述的应用于高速接口物理层芯片的并串转换电路。

上述的一种应用于高速接口物理层芯片的并串转换电路，通过锁相环产生第一时钟和第二时钟，并根据第一时钟和第二时钟，通过并行数据采样单元对并行数据进行采样，生成奇数路并行数据和偶数路并行数据，通过数据选择与派发控制单元将奇数路并行数据和偶数路并行数据转换为奇数路串行数据和所述偶数路串行数据，最后，由差分串行数据生成单元对奇数路串行数据和偶数路串行数据进行处理并生成差分串行数据，使用纯数字的电路设计，电路简单，实现高速的并串转换功能，可以用于不同的制造工艺实现，拓展了电路的使用范围，差分串行数据生成单元结合了相位时钟进行选择输出，有效的解决了差分串行数据的延时差异的问题。

附图说明

图1为本发明一实施例提供的应用于高速接口物理层芯片的并串转换电路的结构示意图；

图2为本发明另一实施例提供的应用于高速接口物理层芯片的并串转换电路的结构示意图；

图3为图1所示的应用于高速接口物理层芯片的并串转换电路中并行数据采样单元和数据选择与派发控制单元的示例电路原理图；