[发明专利]应用于高速接口物理层芯片的并串转换电路及装置

权利要求书

1.一种应用于高速接口物理层芯片的并串转换电路，其特征在于，包括：

锁相环，用于产生第一时钟和第二时钟，所述第一时钟和所述第二时钟频率相同、相位相反；

并行数据采样单元，用于对并行数据进行采样，生成奇数路并行数据和偶数路并行数据；

数据选择与派发控制单元，分别与所述并行数据采样单元连接，用于根据所述第一时钟和所述第二时钟将所述奇数路并行数据和所述偶数路并行数据转换为奇数路串行数据和所述偶数路串行数据；

第一串行寄存器和第二串行寄存器，与所述数据选择与派发控制单元连接，分别用于存储所述奇数路串行数据和所述偶数路串行数据；

差分串行数据生成单元，分别与所述第一串行寄存器和所述第二串行寄存器连接，用于根据第一时钟和第二时钟对所述奇数路串行数据和所述偶数路串行数据进行处理并生成差分串行数据；

所述并行数据采样单元包括第一并行寄存器组和第二并行寄存器组，所述第一并行寄存器组和所述第二并行寄存器组与所述并行数据采样单元连接，分别用于存储所述奇数路并行数据和所述偶数路并行数据。

2.如权利要求1所述应用于高速接口物理层芯片的并串转换电路，其特征在于，所述第一并行寄存器组中的寄存器的触发端输入时钟为所述并行数据的一半，所述第二并行寄存器组中的寄存器的触发端输入时钟为所述第一并行寄存器组中的寄存器的触发端输入时钟取反。

3.如权利要求1所述应用于高速接口物理层芯片的并串转换电路，其特征在于，所述数据选择与派发控制单元包括选择信号产生电路、第一选择器和第二选择器；

所述第一选择器的第一输入端与所述第一并行寄存器组连接，所述第一选择器的第二输入端与所述第二并行寄存器组连接，所述第一选择器的选择信号端与所述选择信号产生电路连接，所述第一选择器的输出端与所述第一串行寄存器连接；

所述第二选择器的第一输入端与所述第一并行寄存器组连接，所述第二选择器的第二输入端与所述第二并行寄存器组连接，所述第二选择器的选择信号端与所述选择信号产生电路连接，所述第二选择器的输出端与所述第二串行寄存器连接。

4.如权利要求3所述的应用于高速接口物理层芯片的并串转换电路，其特征在于，所述选择信号产生电路包括移位寄存器、多个与门和或门；

所述与门的数量与所述移位寄存器中的寄存器的数量相同，所述移位寄存器中的寄存器的触发端的输入第一时钟，所述移位寄存器中每一级的寄存器的输入端连接一个所述与门的输出端，每一所述与门的第一输入端输入数据使能信号，每一所述与门的第二输入端连接所述移位寄存器中上一级寄存器的输出端，最后一个所述与门的第一输入端与所述或门的输出端连接，所述或门的第一输入端输入数据使能信号，所述或门的第二输入端，输入复位信号，所述移位寄存器中的寄存器的输出端连接所述第一选择器的选择信号端和第二选择器的选择信号端。

5.如权利要求1所述的应用于高速接口物理层芯片的并串转换电路，其特征在于，所述差分串行数据生成单元包括第三选择器、第四选择器、第一反相器、第二反相器、第一前置寄存器、第一后置寄存器、第二前置寄存器和第二后置寄存器；

所述第一前置寄存器的输入端与所述第一串行寄存器连接，所述第一前置寄存器的输出端与所述第一后置寄存器的输入端连接，所述第二前置寄存器的输入端与所述第二串行寄存器连接，所述第二前置寄存器的输出端与所述第二后置寄存器的输入端连接，所述第一前置寄存器的触发端输入所述时钟，所述第一后置寄存器输入所述第一时钟，所述第二前置寄存器的触发端和所述第二后置寄存器的触发端均输入所述第二时钟；

所述第三选择器的第一输入端与所述第一后置寄存器的输出端连接，所述第三选择器的第二输入端与所述第二后置寄存器的输出端连接，所述第三选择器的控制端输入所述第一时钟，所述第三选择器的输出端输出第一串行差分数据，所述第四选择器的第一输入端通过第一反相器与所述第一后置寄存器的输出端连接，所述第四选择器的第二输入端通过第二反相器与所述第二后置寄存器的输出端连接，所述第四选择器的控制端输入所述第一时钟，所述第四选择器的输出端输出第二串行差分数据；

其中，所述第一串行差分数据和第二串行差分数据组成所述串行差分数据。