[发明专利]采用应力记忆技术制造半导体器件的方法在审

申请号：	201210330245.1	申请日：	2012-09-07
公开（公告）号：	CN103094207A	公开（公告）日：	2013-05-08
发明（设计）人：	金锡勋;金相秀;高铤槿;李善佶;赵真英	申请（专利权）人：	三星电子株式会社
主分类号：	H01L21/8232	分类号：	H01L21/8232
代理公司：	北京市柳沈律师事务所 11105	代理人：	弋桂芬
地址：	韩国***	国省代码：	韩国;KR
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摘要：	本发明提供一种采用应力记忆技术制造半导体器件的方法。所述方法包括：提供支撑栅电极的衬底；通过执行预非晶化注入（PAI）工艺并且在PAI工艺中或与PAI工艺分离地将C或N注入源/漏区中而将位于栅电极两侧的源/漏区非晶化和掺杂；在衬底上形成引力诱导层以覆盖非晶化的源/漏区；以及随后通过对衬底进行退火而使源/漏区再结晶。然后，可去除应力诱导层。此外，在源/漏区已经非晶化之后可将C或N注入整个源/漏区中，或者仅注入非晶化的源/漏区的上部分。
搜索关键词：	采用应力记忆技术制造半导体器件方法
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【主权项】：

一种制造半导体器件的方法，所述方法包括：提供包括衬底以及在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧；将掺杂非晶源/漏区分别形成至所述栅电极的所述两侧，使得所述非晶源/漏区越过所述衬底的沟道区而彼此间隔开；以及随后对所述衬底进行退火，以使所述掺杂非晶源/漏区再结晶，并且其中，形成所述掺杂非晶源/漏区包括：将杂质注入所述衬底中，所述杂质减小在所述衬底的退火期间在不同的晶向上晶体生长速率之间的差异。

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摘要：本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。该方法包括S101在半导体衬底上形成包括伪栅极氧化层、伪栅极及栅极侧壁的前端器件，去除伪栅极氧化层和伪栅极；S102在栅极侧壁之间形成界面层和高k介电层；S103对位于拟形成P型高阈值电压晶体管和N型低阈值电压晶体管的区域的高k介电层进行氮化处理；S104对前端器件进行氮化后退火工艺；S105在高k介电层上形成金属栅极。该方法通过氮化处理工艺在N型低阈值电压晶体管和P型高阈值电压晶体管的高k介电层中引入氮元素，可有效实现对晶体管阈值电压的调节。本发明的半导体器件由于N型低阈值电压晶体管和P型高阈值电压晶体管的高k介电层掺杂有氮元素，具有良好的阈值电压。

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摘要：所描述的实例包含通过直写可变阻抗图案化使用基于纳米颗粒的金属化层或基于化学反应的沉积制造导电及电阻结构的方法(100)。在一些实例(100)中，将低导电率纳米颗粒材料沉积(110)于表面之上。在所施加的不同能级下，经由照明源功率调整及/或扫描速率调整选择性地照明(112、114、116)所述纳米颗粒材料，以用于选择性图案化烧结来创造包含梯度电阻电路结构的导电电路结构以及电阻电路结构，所述梯度电阻电路结构具有沿着结构长度改变的电阻率轮廓。另外实例包含方法，其中沉积或图案化非导电反应物层，且使用加成沉积来沉积不同量的第二溶液以与所述反应物层反应以形成可控导电结构。

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摘要：本发明提供了一种半导体器件及其制造方法。该方法包括提供包括衬底的前体，衬底具有第一和第二金属氧化物半导体（MOS）区。第一和第二MOS区分别包括第一和栅极区、半导体层堆叠件以及源极/漏极区。该方法还包括横向暴露并且氧化第一栅极区中的半导体层堆叠件以形成第一外氧化层和第一内纳米线组，以及暴露第一内纳米线组。第一高k/金属栅极（HK/MG）堆叠件包裹着第一内纳米线组。该方法还包括横向暴露并且氧化第二栅极区中的半导体层堆叠件以形成第二外氧化层和第二内纳米线组，以及暴露第二内纳米线组。第二HK/MG堆叠件包裹着第二内纳米线组。

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摘要：本发明提供一种半导体器件的形成方法，包括提供包括核心器件区域和外围电路区域的衬底；核心器件区域包括第一PMOS区域和第一NMOS区域，外围电路区域包括第二PMOS区域和第二NMOS区域；第一PMOS区域上形成第一栅极结构，第一NMOS区域上形成第二栅极结构，第二PMOS区域上形成第三栅极结构，第二NMOS区域上形成第四栅极结构；每一栅极结构包括栅介质层和位于栅介质层上的栅极；在第一至第四栅极结构和衬底之间形成保护层，保护层覆盖衬底上表面，保护层在离子注入步骤中保护衬底；形成第一至第四栅极结构后，对第一PMOS和第一NMOS区域进行halo离子、LDD离子注入；之后，对第二PMOS和第二NMOS区域进行halo离子、LDD离子注入。采用本发明的方法会减小器件的阈值电压失配值。

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申请日： 2015-10-27 - 公布日： 2016-05-04 - 主分类号： H01L21/8232
摘要：本发明涉及纳米线结构的制造。其中本发明提供有助于制造纳米线结构例如一个或多个纳米线场效应晶体管的方法。例如，该方法包括：设置衬底；在该衬底上方设置第一材料层及第二材料层，该第一材料层与该第二材料层交错；移除该第一材料层及第二材料层的部分，该移除形成包括第一材料纳米线及第二材料纳米线的多个纳米线堆叠；自至少一个纳米线堆叠移除该第一材料纳米线；以及自至少另一个纳米线堆叠移除该第二材料纳米线，其中，该至少一个纳米线堆叠及至少另一个纳米线堆叠分别包括一个或多个p型纳米线堆叠及一个或多个n型纳米线堆叠。

集成JFET的LDMOS器件及工艺方法-201510971891.X
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申请日： 2015-12-22 - 公布日： 2016-04-20 - 主分类号： H01L21/8232
摘要：本发明公开了一种集成JFET的LDMOS器件，位于P型衬底上，P型衬底中具有N型深阱，在N型深阱中还具有P阱；P型衬底的表面具有场氧，场氧的下方具有第一P型注入区；场氧的一侧为P阱，另一侧为所述LDMOS器件的漏区；LDMOS器件的源区位于P阱中，P阱中还有第一重掺杂P型区将P阱引出；P阱远离场氧的一侧还具有JFET的源区；所述P型衬底中，N型深阱之外还具有第二重掺杂P型区；场氧和LDMOS的源区之间硅表面具有栅氧化层及多晶硅栅极，靠漏端的场氧上还具有多晶硅场板；衬底上具有多个接触孔，对器件进行电极的引出；所述P阱中，还具有第二P型注入区,位于第一重掺杂P型区和LDMOS的源区的下方、P阱的底部区域。本发明还公开了所述器件的工艺方法。

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申请日： 2015-12-26 - 公布日： 2016-03-23 - 主分类号： H01L21/8232
摘要：本发明公开了一种GaN基HEMT器件制备方法，涉及带有绝缘栅的场效应晶体管技术领域。所述方法包括如下步骤：对GaN基HEMT材料进行台面刻蚀；形成源极和漏极；生长掩膜层；刻蚀上述器件的栅极区域，分别形成增强型GaN基HEMT器件的栅极图形和耗尽型GaN基HEMT器件的栅极图形；采用等离子体模式刻蚀上述器件的表面；生长栅下介质层；在栅下介质层的上表面生长栅金属种子层；刻蚀栅区域外的金属种子层；在栅区域形成栅极。所述方法能大大降低界面缺陷和陷阱密度，进一步提高器件性能和可靠性，且所沉积薄膜具有极好均匀性和可控性，并可实现低损伤薄膜沉积。

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申请日： 2014-05-06 - 公布日： 2015-11-25 - 主分类号： H01L21/8232
摘要：本发明提供了一种半导体器件及其制备方法、电子装置。所述方法包括：提供半导体衬底，在所述半导体衬底上形成有若干个由浮栅结构和掩膜层形成的叠层，在相邻的所述叠层之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；去除所述掩膜层，以露出所述浮栅结构；回蚀刻去除所述浅沟槽隔离结构中的部分氧化物，以露出所述浮栅结构的部分侧壁。本发明所述方法改变了现有技术中的工艺步骤，在形成所述浅沟槽隔离结构之后，执行COPEN工艺步骤之前，去除浮栅结构上的掩膜层，以保护所述浮栅结构的侧壁不受损坏，同时使所述浮栅结构的侧壁更加圆滑，以提高与后续形成的控制栅极结构之间的耦合性能，进一步提高器件的性能和良率。

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申请日： 2015-05-06 - 公布日： 2015-09-16 - 主分类号： H01L21/8232
摘要：本发明涉及一种用于高密度集成电路设计的半导体器件及其制备方法。本发明在多层半导体层上刻蚀多层鳍结构。该多层鳍结构包括至少两个半导体层；各半导体层之间通过第二绝缘层隔离，各半导体层包括源区、漏区及沟道区。最后在多层鳍结构表面形成栅极层。多层鳍结构中的每个半导体层的源区、漏区及沟道区与该多层鳍结构表面的栅极层都将形成一个鳍式场效应晶体管，从而形成多个垂直堆叠且共享该栅极层的鳍式场效应晶体管。该半导体器件具有3D结构，且具有与传统的平面场效应晶体管类似的版图和构造，易于与传统的平面场效应晶体管制造工艺集成，可用于实现高度集成和紧凑的3D电路，为高性能、等比例缩小能力强的3D集成电路提供了基石。

半导体器件的形成方法-201310754214.3
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申请日： 2013-12-31 - 公布日： 2015-07-01 - 主分类号： H01L21/8232
摘要：一种半导体器件的形成方法。在半导体衬底的栅极结构周边形成应力层，所述应力层上形成保护层；在半导体衬底上形成覆盖栅极结构的介质层后，刻蚀介质层形成贯穿保护硅层的通孔，之后，沿着通孔向应力层内沉积金属原子，在所述应力层表面形成金属硅化物导电层；向通孔内填充满金属材料，形成金属插塞。上述技术方案中，直接在应力层表面形成金属硅化物导电层，并使得应力层直接与金属插塞电连接，免除了向覆盖在应力层上的保护层中注入离子的步骤，从而降低了降低嵌入式应力晶体管制备难度。

闪存半导体器件及其方法-201410738391.7
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申请日： 2014-12-05 - 公布日： 2015-06-10 - 主分类号： H01L21/8232
摘要：本发明提供了一种制造闪存半导体器件的方法以及根据该方法制造的闪存半导体器件。在一个实施例中，制造电阻式存储阵列的方法包括：提供半导体衬底，其具有至少一个存储单元阵列区域和至少一个分流区域；在存储单元阵列区域和分流区域上形成控制栅电极；沉积介电层压膜和导电膜以覆盖控制栅电极和半导体衬底；在分流区域上形成分别与控制栅电极的两侧对应的两个凹部；图案化导电膜以形成两个侧壁存储栅电极和一个顶部存储栅电极；去除存储单元阵列区域上的一个侧壁存储栅电极；以及去除从存储栅电极露出的介电层压膜。

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摘要：一种共用栅极的半导体结构及对应的形成方法，所述形成方法包括：形成相连接的第一金属栅极和第二金属栅极后，通过至少在相连接的第一金属栅极和第二金属栅极的交界处形成导电材料层，使得所述导电材料层一端与第一金属栅电极相连接，一端与第二金属栅电极相连接，可以有效降低第一金属栅电极与第二金属栅电极之间的电阻，从而使得共用栅极的NMOS晶体管的栅极电压与PMOS晶体管的栅极电压相同。

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摘要：本发明提供了一种图案化石墨烯的形成方法，包括：提供一半导体硅衬底，图案化所述半导体硅衬底；在图案化的半导体硅衬底表面掺杂碳元素至预定深度形成图案化的含碳层；激光退火所述图案化的含碳层，形成图案化的石墨烯。本发明还提供了一种图案化石墨烯的形成方法。采用本发明能够迅速形成图案化的石墨烯。

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摘要：本发明公开了一种存储器装置的侧壁间隔物的制造方法及半导体装置。该侧壁间隔物形成于具有一存储器阵列区及至少一外围电路区的一存储器装置，该方法包含形成邻近于存储器阵列区的字线的一第一间隔物及形成邻近于外围电路区的晶体管的一第二间隔物。第一间隔物具有第一宽度，而第二间隔物具有第二宽度，其中第二宽度大于第一宽度。本发明可以降低存储器装置的侧壁间隔物的制造成本。

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申请日： 2012-09-07 - 公布日： 2013-05-08 - 主分类号： H01L21/8232
摘要：本发明提供一种采用应力记忆技术制造半导体器件的方法。所述方法包括：提供支撑栅电极的衬底；通过执行预非晶化注入（PAI）工艺并且在PAI工艺中或与PAI工艺分离地将C或N注入源/漏区中而将位于栅电极两侧的源/漏区非晶化和掺杂；在衬底上形成引力诱导层以覆盖非晶化的源/漏区；以及随后通过对衬底进行退火而使源/漏区再结晶。然后，可去除应力诱导层。此外，在源/漏区已经非晶化之后可将C或N注入整个源/漏区中，或者仅注入非晶化的源/漏区的上部分。

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半导体结构的形成方法-201010568993.4
发明人：何永根 -专利权人：中芯国际集成电路制造（北京）有限公司
申请日： 2010-12-01 - 公布日： 2012-06-06 - 主分类号： H01L21/8232
摘要：本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有栅极结构、及位于所述栅极结构两侧衬底内的源区和漏区；在所述源区和漏区的表面上形成金属层；对表面形成有金属层的源区和漏区进行退火工艺，在源区和漏区内形成金属硅化物，其中，所述退火气体中至少包含氢气和氘气中的一种或组合。本发明通过在退火气体中加入氢气和氘气中的一种或组合，使得所述衬底中的硅悬挂键与所述氢和氘中的一种或组合相键合，减少位于衬底内的硅悬挂键，减少衬底附近的界面缺陷，且所述硅氢键和硅氘键均较强，降低在工艺环境的外部应力下，所述硅氢键或硅氘键断裂的几率，进一步减少衬底附近的界面缺陷，抑制热电子效应。

一种新的硅化物和金属前介质集成工艺及该形成的结构-201110250281.2
发明人：郑春生;张文广;徐强;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-08-29 - 公布日： 2012-05-02 - 主分类号： H01L21/8232
摘要：本发明提供一种新的硅化物和金属前介质集成工艺，包括：在半导体基板上形成栅极侧墙；对栅极两侧的半导体基板进行N+/P+离子注入形成源区和漏区；剥离暴露在半导体基板上的氧化层，在半导体基板、栅极及栅极侧墙上覆盖第一高应力氮化硅薄膜层，采用除去源漏区的第一高应力氮化硅薄膜层；提高半导体基板上源漏区位置，提高的同时在源漏区掺杂硼，并对半导体的上表面进行平整化处理；对半导体基板上硅进行生成金属硅化物处理，处理完成后在半导体上表面先后沉积第二高压力氮化硅薄膜层和第二氧化物层；在第二高压力氮化硅薄膜层和第二氧化物层上开口，开口内暴露出金属硅化物和栅极侧墙，在所述开口内形成钨栓。

双应力衬垫半导体器件的形成方法-201010275181.0
发明人：李凡;张海洋 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2010-09-02 - 公布日： 2012-03-21 - 主分类号： H01L21/8232
摘要：一种双应力衬垫半导体器件的形成方法，包括：提供基底，所述基底包括相接的第一区域和第二区域，分别形成有PMOS晶体管和NMOS晶体管，所述第一区域和第二区域相接部分的基底上还形成有互连结构；在所述基底上依次形成可灰化衬垫层和双应力衬垫层；在所述双应力衬垫层上形成介质层；刻蚀所述介质层，在所述PMOS晶体管、NMOS晶体管和互连结构的接触电极上方分别形成通孔，暴露出所述双应力衬垫层；刻蚀所述通孔底部的双应力衬垫层，暴露出所述可灰化衬垫层；灰化去除所述通孔底部的可灰化衬垫层，暴露出所述PMOS晶体管、NMOS晶体管和互连结构的接触电极。本发明避免了形成通孔的过程中对接触电极中的金属硅化物造成的损伤。

多重临界电压装置及其制造方法-201010260670.9
发明人：江忠祐;林大文;王世维 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-08-19 - 公布日： 2011-10-12 - 主分类号： H01L21/8232
摘要：本发明揭示一种集成电路装置及该集成电路装置的制造方法。一范例方法包括提供一基板，于基板上形成用于第一元件的一第一栅极，其具有一第一临界电压特性。所述第一栅极包括具有一第一型功函数的第一材料。于该基板之上形成用于第二元件的第二栅极，其具有大于第一临界电压特性的第二临界电压特性。所述第二栅极包括第二材料，其具有与第一型功函数相反的第二型功函数，以及将该第一元件与该第二元件配置成为一相同沟道形式的装置。本发明提供改善的元件可靠度和效能。

半导体器件及其制造方法-201080003115.6
发明人：冈田政也;木山诚;八重樫诚司;中田健 -专利权人：住友电气工业株式会社;住友电工光电子器件创新株式会社
申请日： 2010-07-09 - 公布日： 2011-09-28 - 主分类号： H01L21/8232
摘要：本发明提供了一种半导体器件，该半导体器件包括对抗浪涌电压等的旁路保护单元，实现了良好的耐压特性和低的导通电阻(低导通状态电压)，具有简单结构并且用于大电流目的。在本发明中，半导体器件包括：n+型GaN衬底1，其具有与支撑衬底欧姆接触的GaN层；FET，其在第一区域R1中具有n-型GaN漂移层2；以及SBD，其具有第二区域R2中的阳极电极，阳极电极与n-型GaN漂移层2形成肖特基接触。FET和SBD并联布置。FET的漏电极D和SBD的阴极电极C形成在n+型GaN衬底1的背面上。

一种N沟道JFET集成放大器的制造方法-201010571942.7
发明人：潘廷龙;陈计学;倪国志 -专利权人：华东光电集成器件研究所
申请日： 2010-12-03 - 公布日： 2011-07-20 - 主分类号： H01L21/8232
摘要：本发明涉及一种N沟道JFET集成放大器的制造方法，其制造方法包括在Si片上制作单一的具有P+隔离区的步骤，以及在该P+隔离区内制作栅、源、漏极的步骤，其特征在于：在Si片上制作出两个以上独立的P+隔离区，在每个P+隔离区外围再制作一个N+隔离区，然后在每个P+隔离区内制作栅、源、漏极。本发明采用了集成化的N沟道JFET设计，在制造方法上通过制造出的N+隔离区、P+隔离区的双隔技术，具有如下优点：(1)采用了双隔离技术，彻底消除了电路漏电的可能，消除了各个独立工作单元之间的相互串扰。(2)实现了N沟JFET放大器的集成化。(3)缩小了集成电路所占有的空间，更大程度上保证了电路的温度性能，减小了噪声，其作为输入极的集成运放具有更高的速度和更宽的带宽以及更高的输入阻抗，提高了极限频率，保证了较小的功耗，加强了抗辐照的能力。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造

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[发明专利]采用应力记忆技术制造半导体器件的方法在审

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