[发明专利]半导体构装基板及其制作工艺

摘要

一种半导体构装基板及其制作工艺,利用叠层法完成内部的叠层线路结构之后,再利用积层法完成外部的积层线路结构,可提供高密度低间距的半导体构装基板,且特别是高密度低间距的覆晶球格数组构装基板。此外,此半导体构装基板的顶面的凸块垫还分成电源/接地凸块垫、第一信号凸块垫及第二信号凸块垫,其中这些电源/接地凸块垫位于基板中央,而这些第一信号凸块垫分布于这些电源/接地凸块垫的外围,而这些第二信号凸块垫则分布于这些第一信号凸块垫的外围。

主权项

1.一种半导体构装基板，其特征在于：至少包括：一叠层线路结构，具有一第一表面及对应的一第二表面，包括：图案化的数个内导线层，依序相互重叠，数个内绝缘层，分别配置于二相邻的该些内导线层之间，用以隔离该些内导线层，并与该些内导线层相互交错叠合，数个镀通插塞，分别同时贯穿该些内绝缘层及该些内导线层，其中该些内导线层经过该些镀通插塞而彼此电性连接；一积层线路结构，包括：一第一外绝缘层及一第二外绝缘层，分别配置于该叠层线路结构的该第一面及该第二面，图案化的一第一外导线层及一第二外导线层，分别配置于该第一外绝缘层及该第二外绝缘层的表面，并分别具有数个第一接合垫及数个第二接合垫，数个第一导通插塞及数个第二导通插塞，分别贯穿该第一外绝缘层及该第二外绝缘层，其中该第一外导线层及该第二外导线层分别经过该些第一导通插塞及该些第二导通插塞而与该些内导线层相电性连接，并且该些第一导通插塞及该些第二导通插塞的外径均小于该些镀通插塞的外径。