“厦门智多晶科技有限公司”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果14个，建议您升级VIP下载更多相关专利

[发明专利]一种集成于FPGA的动态多启动电路与FPGA-CN202110267498.8有效
发明人：蔡旭伟;张亭亭;古生霖;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人： 厦门智多晶科技有限公司
申请日： 2021-03-11 - 公布日： 2023-10-27 - 主分类号： G11C16/08 文献下载
摘要：本发明涉及一种集成于FPGA的动态多启动电路与FPGA，该电路包括：接收模块、重配置触发模块、地址选择模块以及重配置模块，其中，接收模块，用于接收编码数据；重配置触发模块，用于对编码数据进行译码，得到译码数据，并判断译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；地址选择模块，用于读取地址选择控制字，并根据地址选择控制字选择相应模式的启动地址；重配置模块，用于根据选取的重配置模式以及启动地址读取配置数据完成重配置过程。本发明的集成于FPGA的动态多启动电路，通过四组编码启动用户重配置，相比于使用指令集方式更为简便易用。
一种集成 fpga 动态启动电路

[发明专利]一种应用于FPGA的带隙基准调整电路及方法-CN202310858092.6有效
发明人：王磊;贾红;韦嶔;张红荣 -专利权人： 厦门智多晶科技有限公司
申请日： 2023-07-13 - 公布日： 2023-10-03 - 主分类号： G05F1/567 文献下载
摘要：本发明提供了一种应用于FPGA的带隙基准调整电路以及方法，通过带隙基准核心电路产生正温度系数电流和负温度系数电流，通过复制电路复制主路电流，并在温度译码器生成的控制信号的作用下通过控制电流控制支路以及电压控制支路的开关，使得电流控制支路和电压控制支路的全部或部分工作，从而产生零温度系数电流以及零温度系数电压。本发明通过镜像复制主电流以及需调整一次可编程存储器的输出值控制支路电流的方式，即可为FPGA芯片内部的各个模块提供更精确的零温度系数电流和零温度系数电压。
一种应用于 fpga 基准调整电路方法

[发明专利]一种基于中继电路的FPGA SRAM配置电路架构及FPGA-CN202210198020.9有效
发明人：蔡旭伟;王黎明;韦嶔;程显志;贾红 -专利权人： 厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2023-08-18 - 主分类号： G11C7/12 文献下载
摘要：本发明提供的一种基于中继电路的FPGA SRAM配置电路架构及FPGA，包括字线控制电路、字线驱动电路、位线控制电路以及位线驱动电路，位线驱动电路将驱动的SRAM阵列分割，减小了每一段驱动电路的负载，形成多个SRAM阵列区域，通过位线控制电路以及字线控制电路相互配合以实现每个SRAM阵列区域的位线由两侧的位线驱动电路共同驱动，同时对于一段分割后的位线而言，它由两侧的驱动电路共同驱动，相较于现有技术的单侧驱动，驱动能力更强。因此本发明可以有效提升SRAM阵列写入成功率，提高产品可靠性；同时在SRAM阵列扩大后，容易直接复用扩展，无需再考虑驱动能力问题，可以节约设计验证成本。
一种基于中继电路 fpga sram 配置架构

[发明专利]一种基于FPGA的管脚复用配置方法、装置及FPGA-CN202110119816.6有效
发明人：蔡旭伟;张亭亭;古生霖;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人： 厦门智多晶科技有限公司
申请日： 2021-01-28 - 公布日： 2023-07-04 - 主分类号： G06F15/78 文献下载
摘要：本发明涉及一种基于FPGA的管脚复用配置方法、装置及FPGA，该方法包括：S1：接收数据指令；S2：对所述数据指令进行译码，得到译码数据；S3：判断所述译码数据的特定位置处的特定字段是否为特定标识，若是，则控制位设置为1，若否，则控制位设置为0；S4：响应于所述控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，并将其作为JTAG数据接口；响应于所述控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能。本发明的方法，通过JTAG接口接收数据指令，根据所述数据指令复用SPI、I2C配置专用管脚，将JTAG配置模式下的数据接口由1bit扩展为8bit，既可以提高配置速度，也不需要额外添加配置专用管脚。
一种基于 fpga 管脚配置方法装置

[发明专利]一种FPGA芯片中查找表的检测电路及检测方法-CN202210259790.X有效
发明人：王国伟;田军;张浩琛;董登基;贾红;程显志 -专利权人： 厦门智多晶科技有限公司
申请日： 2022-03-16 - 公布日： 2023-06-23 - 主分类号： G01R31/3185 文献下载
摘要：本发明公开了一种FPGA芯片中查找表的检测电路及检测方法，所述检测电路包括依次串联的多个检测单元，每个检测单元包括2(N‑1)个N输入的LUT、N‑1个时序检测寄存器以及N‑1个扇出修正寄存器，其中，第一级LUT的N个输入端分别连接N个数据输入口，每两级LUT后连接有一个时序检测寄存器，第2i‑1级LUT的组合逻辑输出端O连接至第2i级LUT的第一输入端，第2i级LUT的组合逻辑输出端O连接至第i个时序检测寄存器的输入端，第i个时序检测寄存器的输出端连接第2i+1级LUT的第一输入端；第一个扇出修正寄存器的输入端连接第二个数据输入端口。本发明的检测电路修正了数据输入扇出随LUT个数变化的缺陷，改善了时序不同步问题，提高了LUT测试速度。
一种 fpga 芯片查找检测电路方法

[发明专利]一种IP动态配置电路和FPGA-CN202011481219.X有效
发明人：王黎明;蔡旭伟;张亭亭;贾红;陈维新;韦嶔;程显志 -专利权人： 厦门智多晶科技有限公司
申请日： 2020-12-15 - 公布日： 2023-06-02 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种IP动态配置电路及FPGA；该IP动态配置电路包括：配置桥接模块和IP模块组；其中，配置桥接模块用于将外部信号转换为改进型WishBone总线上的信号；改进型WishBone总线上的信号包括地址、数据以及IP模块的ID；每个IP模块组中的IP模块之间通过改进型WishBone总线串连；配置桥接模块与每个IP模块组的第一个IP模块通过改进型WishBone总线串连；每个IP模块均包含有控制器，控制器用于对IP模块所连接的改进型WishBone总线上的信号进行接收、处理以及驱动转发。本发明有效避免了信号线的物理距离过长，减少了IP动态调试所需信号通路，从而使得内部IP重配过程简单。
一种 ip 动态配置电路 fpga

[发明专利]一种在SEC校验中启动重配置的方法、装置及FPGA-CN202110119795.8有效
发明人：张亭亭;蔡旭伟;王黎明;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人： 厦门智多晶科技有限公司
申请日： 2021-01-28 - 公布日： 2023-05-26 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种在SEC校验中启动重配置的方法、装置及FPGA；该方法包括：在FPGA执行主动配置的过程中，使用寄存器记录本次配置所选择的第一配置数据文件的初始地址以及是否为用户重配置的标记信息；当FPGA进入用户模式后，响应于SEC校验结果不通过，在重新配置FPGA时，基于寄存器中记录的标记信息确定第二配置数据文件的初始地址；其中，当标记信息表示上一次配置为用户重配置时，第二配置数据文件的初始地址为寄存器中记录的第一配置数据文件的初始地址；从第二配置数据文件的初始地址获取第二配置数据文件重新配置FPGA。本发明解决了SEC校验失败后重新配置的FPGA功能有时会与重新配置前的FPGA功能不相同的问题。
一种 sec 校验启动配置方法装置 fpga

[发明专利]具有热插拔功能的IO电路、芯片及IO电路的供电控制方法-CN202210198018.1有效
发明人：王磊;韩建国;韦嶔;程显志;贾红 -专利权人： 厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2023-04-18 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种具有热插拔功能的IO电路、芯片及IO电路的供电控制方法，该IO电路包括输入模块、输出模块、热插拔模块以及pad端；输入模块与输出模块均连接pad端，以实现与外部器件的信号传输；输出模块包括上拉单元和下拉单元；第一电压连接至上拉单元和下拉单元，以为整个输出模块供电；第二电压连接至上拉单元，以控制输出模块的工作状态；其中，第一电压为芯片IO供电电压vccio，第二电压为芯片IO供电电压vccio和pad端电压vpad中较大的电压；热插拔模块连接第一电压和pad端，用于比较电压vccio和电压vpad的大小，以得到第二电压。本发明提供的IO电路不仅具有热插拔功能，还减小了IO管脚漏电，降低了芯片静态和动态功耗。
具有热插拔功能 io 电路芯片供电控制方法

[发明专利]一种集成于FPGA的配置数据解密电路及FPGA-CN202010715243.9有效
发明人：蔡旭伟;王黎明;张亭亭;贾红;陈维新;韦嶔;程显志 -专利权人： 厦门智多晶科技有限公司
申请日： 2020-07-22 - 公布日： 2022-11-08 - 主分类号： H04L9/40 文献下载
摘要：本发明公开了一种集成于FPGA的配置数据解密电路及FPGA，该配置数据解密电路包括：接收模块，用于接收第一加密配置数据以及解密密钥；数据接收FIFO模块，用于将第一加密配置数据分发至AES解密模块，将解密密钥分发至配置模块；配置模块，用于将解密密钥发送至非易失型存储模块中进行存储；AES解密模块，用于从非易失型存储模块中获取解密密钥；根据解密密钥，将第一加密配置数据解密为第一明文配置数据；解密数据FIFO模块，用于将第一明文配置数据切割为与配置模块匹配的格式；配置模块，还用于根据切割后的第一明文配置数据执行配置操作。本发明可以降低FPGA的数据安全隐患。
一种集成 fpga 配置数据解密电路

[实用新型]一种高速宽范围电平移位电路-CN202220468901.3有效
发明人：王磊;韩建国;韦嶔;程显志;贾红 -专利权人： 厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2022-09-13 - 主分类号： H03K19/0175 文献下载
摘要：本实用新型公开了一种高速宽范围电平移位电路，包括：输出电路、第三native nmos晶体管、第四native nmos晶体管、第一反相器、第二反相器、第五nmos晶体管、第六nmos晶体管和第三反相器；第一反相器的输入端与第二反相器的输出端并联且与第一节点连接；第一反相器的输出端与第二反相器的输入端并联且与第二节点连接。本实用新型通过并联首尾相连的第一反相器和第二反相器，进一步加快了第一节点和第二节点达到最终稳定电平的速度，使得第三节点和第四节点快速的达到最终稳定电平，具有更高的电平转换速度，在要求支持更多IO接口协议的芯片中，本实用新型电平移位电路可以满足宽范围的电压需求，可以提高IO接口电路速度，以支持更高速率要求的接口协议。
一种高速范围电平移位电路

[发明专利]同时选中多个地址的加强型FPGA SRAM阵列配置方法-CN202210198019.6在审
发明人：蔡旭伟;王黎明;韦嶔;程显志;贾红 -专利权人： 厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2022-07-15 - 主分类号： G11C11/41 文献下载
摘要：本发明涉及一种同时选中多个地址的加强型FPGA SRAM阵列配置方法，包括：确定SRAM阵列的加强型写操作起始地址；采用加强型写操作在第一地址部写入对应的配置数据；采用普通写操作在第二地址部写入对应的配置数据；其中，在SRAM阵列中，加强型写操作起始地址以及其之后的地址为第一地址部，加强型写操作起始地址之前的地址为第二地址部。本发明的同时选中多个地址的加强型FPGA SRAM阵列配置方法，采用加强型写操作方法，在不改变现有电路的情况下，在大规模SRAM阵列下，确保远离位线驱动电路的SRAM单元也可正确写入配置数据。
同时选中地址加强型 fpga sram 阵列配置方法

[发明专利]一种FPGA器件速度自适应方法及FPGA器件-CN202210199786.9在审
发明人：郑强斌;吉伟;王国伟;张浩琛;程显志;韦嶔;贾红;董登基 -专利权人： 厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2022-07-05 - 主分类号： G05B19/042 文献下载
摘要：本发明涉及一种FPGA器件速度自适应方法及FPGA器件，方法包括：步骤1、获取N组FPGA器件的频率；步骤2、根据N组频率得到均值频率；步骤3、根据均值频率和阈值频率确定是否调整DC电源的输出电压；步骤4、若调整DC电源的输出电压，则将电阻并联至DC电源与FPGA器件之间的电路中，以调整DC电源的输出电压；步骤5、基于步骤4调整后的DC电源的输出电压，重复执行步骤1至4，直至最终所获得的均值频率大于或者等于阈值频率，以实现自适应的调整FPGA器件速度。本发明的自适应方法可以使用户根据自身需求通过动态调整VCC输出电压使得FPGA器件自身速度保持稳定，降低用户设计的静态功耗，减少FPGA器件高温发热现象，从而确保FPGA器件用户的设计更具鲁棒性。
一种 fpga 器件速度自适应方法

[发明专利]一种高速宽范围电平移位电路-CN202210199759.1在审
发明人：王磊;韩建国;韦嶔;程显志;贾红 -专利权人： 厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2022-06-17 - 主分类号： H03K19/0175 文献下载
摘要：本发明公开了一种高速宽范围电平移位电路，包括：输出电路、第三native nmos晶体管、第四native nmos晶体管、第一反相器、第二反相器、第五nmos晶体管、第六nmos晶体管和第三反相器；第一反相器的输入端与第二反相器的输出端并联且与第一节点连接；第一反相器的输出端与第二反相器的输入端并联且与第二节点连接。本发明通过并联首尾相连的第一反相器和第二反相器，进一步加快了第一节点和第二节点达到最终稳定电平的速度，使得第三节点和第四节点快速的达到最终稳定电平，本发明的电平移位电路具有更高的电平转换速度，在要求支持更多IO接口协议的芯片中，本发明电平移位电路可以满足宽范围的电压需求，可以提高IO接口电路速度，以支持更高速率要求的接口协议。
一种高速范围电平移位电路

[发明专利]一种基于JTAG的FPGA FT通用测试方法及装置-CN202210199781.6在审
发明人：王国伟;张浩琛;田军;程显志;韦嶔;贾红 -专利权人： 厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2022-06-17 - 主分类号： G01R31/3185 文献下载
摘要：本发明公开了一种基于JTAG的FPGA FT通用测试方法及装置，应用于FPGA芯片，该测试方法包括：根据预设的待测资源，获取待测资源对应的测试配置、以及测试配置对应的测试激励；当联合测试工作组JTAG接口接收到测试机发送的开始信号时，待测资源运行测试激励，获得测试输出；将测试输出输入至JTAG接口，以使测试机根据预设的期望输出对JTAG接口的测试输出进行校验，得到测试结果。本发明中对于测试结果的检查任务在FPGA芯片内部完成，极大程度地减少了测试时所占用IO端口的数量、增加了测试机端口的分组数量，方便芯片测试PCB的设计与维护，并且由于测试配置的IO端口少，测试激励简单，也更加便于测试机工程编写与维护。
一种基于 jtag fpga ft 通用测试方法装置

1
共 14 条