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[发明专利]一种多裸片互连系统的被动数据缓存实现方法-CN202311224745.1在审
发明人：周恒钊;李伟;陈欣民 -专利权人：北京数渡信息科技有限公司
申请日： 2023-09-21 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本发明提供一种多裸片互连系统的被动数据缓存实现方法，在裸片中增加被动缓存节点，所述被动缓存节点在Mesh总线中与一致性网关位置相邻，两者间构建有专用的传输通道，所述被动缓存节点具有内部cache，被动缓存途经裸片之间D2D接口的一致性协议报文数据，所述被动缓存节点通过侦听‑端到端传输的方式向裸片内部的其他处理器核心直接推送数据。本发明可直接进行芯片内端到端数据转发的数据缓存，有效降低跨die/跨芯片的访存延迟，提升系统整机性能。
一种多裸片互连系统被动数据缓存实现方法

[发明专利]电池管理方法及管理装置、功能模组、移动电源和介质-CN202310915316.2在审
发明人：廖章奇;孙中伟;刘楚柱;沈高松 -专利权人：深圳市华宝新能源股份有限公司
申请日： 2023-07-24 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本申请公开一种电池管理方法、电池管理装置、功能模组、移动电源和非易失性计算机可读存储介质。电池管理方法包括在预设的功能模组的文件系统中预制应用镜像文件，应用镜像文件包括一个或多个电池管理应用；运行电池管理应用，以调用功能模组预设的接口库中，与电池管理应用关联的第一目标接口，通过第一目标接口控制与功能模组连接的电池模组的工况，电池管理应用根据功能模组预设的软件开发工具包开发生成。通过将应用镜像文件预制在预设的功能模组的文件系统中，使得应用镜像文件包括的电池管理应用在功能模组上运行，从而功能模组能够调用第一目标接口控制与功能模组连接的电池模组的工况，进而能够降低硬件成本，减少便携储能装置的体积。
电池管理方法装置功能模组移动电源介质

[发明专利]一种用于综合模块化航空电子系统的高完整性片上系统-CN202110994708.3有效
发明人：王嘉良 -专利权人：中国航空无线电电子研究所
申请日： 2021-08-27 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种用于综合模块化航空电子系统的高完整性片上系统，包含相同的第一片区和第二片区，第一片区和第二片区均包含的功能模块有通用处理器内核、基于CoreNet的片上互联总线、延迟模块以及独立的总线监测模块；延迟模块在通用处理器内核将片上互联总线上的各类信号送入总线监测模块时插入一个时钟周期的总线延迟；总线监测模块对接收到的第一片区和第二片区的信号进行逐个时钟周期的比对，一旦发现错误，就触发同步中断信号，并将比对失败发生时片上互联总线的配置、读写访问状态、输入和输出地址/数据作为同步中断信息发送给通用处理器内核进行处理。本发明实现了双处理器内核的内部同步，提到了数据的完整性。
一种用于综合模块化航空电子系统完整性

[发明专利]单发射多线程动态循环并行技术实现的处理器架构-CN202211288569.3有效
发明人：王杜 -专利权人：长沙方维科技有限公司
申请日： 2022-10-20 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本发明涉及集成电路领域，特别是计算机体系结构领域的处理器内核应用架构设计和实现方法；整个技术体系包括：差异流水线归一化仲裁回转阻塞传栈机制、系统时钟级时分复用技术，多线程启动和执行机制，简洁化可行性设计，扩展性和定制化设计。所述的差异流水线归一化仲裁回转阻塞传栈机制将流水线按照功能互斥原则划分功能栈(如取指、译码等)，将传栈信息归一化、标准化，最终形成闭环差异流水线，并带仲裁回转阻塞功能；所述的SCTDM技术配合所述的多线程启动和执行机制，将各功能栈合理调度，在同一时刻，各功能栈服务于不同的线程(程序)，降低了功能栈的执行相关性，因此，提高并行度。最大限度的提高了资源利用率。
发射多线程动态循环并行技术实现处理器架构

[发明专利]一种基于MPSoC的智能存储平台-CN202211740483.X有效
发明人：王武良;刘兴斌 -专利权人：武汉麓谷科技有限公司
申请日： 2022-12-30 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本发明涉及一种基于MPSoC的智能存储平台，包括一个FPGA模块、内部存储模块、存储拓展模块、电源模块、时钟模块、接口模块；通过PCIe×16金手指与主设备进行数据交互，然后依次或同时将数据传输到4个M.3固态存储盘，实现智能存储功能；采用Zynq UltraScale+MPSoC的FPGA作为智能存储平台的核心处理器，该异构芯片代替传统的CPU/ARM+FPGA或者CPU/ARM+交换机芯片+FPGA的多核架构，集成度更高，同时可以避免多个核心芯片之间的信号交互，数据链路更直接，外设器件更精简，实现了高速率、低成本的设计。
一种基于 mpsoc 智能存储平台

[发明专利]一种可配置的功能模块文件的生成方法及系统-CN202311029716.X有效
发明人：陆佳佳;张剑飞 -专利权人：沐曦集成电路（上海）有限公司
申请日： 2023-08-16 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本发明涉及芯片设计技术领域，特别是涉及一种可配置的功能模块文件的生成方法及系统，其通过为每个IP核配置功能点配置文件，在功能点配置文件中包括多个一级功能点以及每个一级功能点的配置标记；并设置公共生成器，在公共生成器中包括所有一级功能点的预设执行块，当一级功能点的配置标记有效时，则根据预设执行块生成RTL文件；将每个IP核中所有一级功能点的RTL文件例化到一个顶层文件中，得到相应IP核的功能模块文件。该方法通过公共生成器能够使所有IP核的相同功能调用同一个RTL文件，提高配置效率，解决了现有技术中单独配置导致的重复劳动以及工作效率低的问题。
一种配置功能模块文件生成方法系统

[发明专利]一种基于CPU和FPGA并行处理的开发环境系统及运行方法-CN201911142952.6有效
发明人：邬星 -专利权人：苏州芒果树数字技术有限公司
申请日： 2019-11-20 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种基于CPU和FPGA并行处理的开发环境系统及运行方法，系统包括：CPU芯片和FPGA芯片，所述CPU芯片上配备有开发环境，所述FPGA芯片包括预设模块和可编程模块，所述预设模块配备有开发者设定的预设程序，所述可编程模块供用户写入自定义程序，所述预设程序和自定义程序在所述开发环境中共同编译，所述预设模块还包括通讯子模块、ID生成子模块和重置子模块，所述通讯子模块用于实现所述FPGA芯片与所述CPU芯片之间通信连接，所述ID生成子模块用于根据所述自定义程序生成与所述自定义程序一一对应的ID身份编码；方法利用上述系统实现。本发明保证了CPU的高性能，又继承了FPGA的稳定性和强大的并行实时数据处理能力，开发更灵活实用。
一种基于 cpu fpga 并行处理开发环境系统运行方法

[发明专利]粗粒度可重构处理器中的计算阵列和可重构处理器-CN202011066367.5有效
发明人：张亚学;欧阳鹏 -专利权人：北京清微智能科技有限公司
申请日： 2020-09-30 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本发明为一种粗粒度可重构处理器中的计算阵列和可重构处理器，计算阵列包括以二维行列排布的多个设定计算单元；设定计算单元包括四个相邻的计算单元，四个相邻的计算单元呈两行两列排布。设定计算单元中的合并逻辑单元分别通过设定低位宽的数据互联线连接设定计算单元中计算单元的输入输出控制单元。合并逻辑单元的输出连接高位宽的数据互联线。高位宽的数据互联线位数是低位宽的数据互联线位数的多倍。合并逻辑单元能够将设定计算单元中多个计算单元的低位宽输入数据合并为高位宽输出数据。合并逻辑单元能够通过高位宽的数据互联线输出高位宽输出数据，使得短路径和长路径计算均可达到比较优化的配置，匹配高精度、大位宽的计算场景。
粒度可重构处理器中的计算阵列

[实用新型]基于VPX架构的100GE通用处理模块-CN202320746450.X有效
发明人：张韬;齐永 -专利权人：江苏华创微系统有限公司
申请日： 2023-04-07 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本实用新型公开一种基于VPX架构的100GE通用处理模块，包括1个FT2000+64核CPU处理器、1个协议转换FPGA芯片、1个管理BMC芯片、1个管理FPGA芯片、1个接口扩展桥片、1个网络桥片、多个DDR4存储器、多个FLASH存储器、PHY芯片、M.2 SSD硬盘、电源电路、时钟电路、接口转换电路和连接器。优点：该系统相比于采用专用100GE桥片，构建了以FPGA为核心的协议转换，不仅支持主、备100GE协议转换和网络协议卸载，甚至可以进行简单对齐、排序处理等预处理计算，释放处理器性能，同时具备阵面下行Rocket IO自定义协议数据的直接处理能力。
基于 vpx 架构 100 ge 通用处理模块

[实用新型]一种基于飞腾平台的COM-E核心板-CN202321276817.2有效
发明人：邵流河;谢杰峰;康少明 -专利权人：深圳市亿威尔信息技术股份有限公司
申请日： 2023-05-24 - 公布日： 2023-10-27 - 主分类号： G06F15/78 文献下载
摘要：本实用新型属于计算机技术领域，涉及一种基于飞腾平台的COM‑E核心板，包括：飞腾处理器、COM‑E连接器、桥片、千兆以太网控制芯片、PHY芯片，COM‑E连接器设有COM‑E连接器AB端口和COM‑E连接器CD端口，COM‑E连接器AB端口和COM‑E连接器CD端口之间通过电性连接飞腾处理器、桥片，PHY芯片设于飞腾处理器与COM‑E连接器CD端口之间。核心模组COM‑E集成了飞腾D2000/8核工业版CPU、飞腾桥片X100、双通道DDR4L插槽、PHY芯片等，为载板提供丰富的IO资源如PCIE、SATA、UART、CAN、SPI、SMBus、PWM、GPIO、千兆MDI、DP等。可根据使用场景灵活设计载板实现功能需求；基于飞腾平台的COM‑E核心板，能够支持大内存，多显示接口，多IO接口，尽可能多的兼容COM‑E规范type‑6接口定义，替换进口产品，解决断供风险，提升产品竞争力。
一种基于飞腾平台 com 核心

[发明专利]一种改进的线缓存滑窗装置及其存储方法-CN202310843208.9在审
发明人：王宇宣;许浚;梅正宇;崔展豪;潘红兵 -专利权人：南京大学
申请日： 2023-07-11 - 公布日： 2023-10-24 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种改进的线缓存滑窗装置及其存储方法。其装置包括线缓存以及滑窗，线缓存的输入端连接时钟信号、复位信号、输入数据、输入信号有效信号、滑窗完成信号和线缓存滑窗复位信号；线缓存的输出端连接中间数据、满信号、备份缓存满信号、缓存切换信号和线缓存滑窗复位信号；滑窗的输入端与线缓存的输出端连接，同时还连接时钟信号、复位信号、滑窗使能信号、中间数据和满信号；滑窗的输出端连接滑窗完成信号、线缓存滑窗复位信号、输出数据、输出数据有效信号和滑窗切换信号。本发明增加了线缓存与滑窗之间的滑窗完成等待切换信号、滑窗开始信号两个信号，使得线缓存滑窗装置可以适配任意卷积步长、填充系数的情形。
一种改进缓存装置及其存储方法

[发明专利]用于片上大规模矩阵乘法运算的光电混合计算方法及阵列-CN202310965549.3在审
发明人：程唐盛;蒲华楠;胡梓昕 -专利权人：光本位科技（苏州）有限公司
申请日： 2023-08-02 - 公布日： 2023-10-24 - 主分类号： G06F15/78 文献下载
摘要：本发明揭示了一种用于片上大规模矩阵乘法运算的光电混合计算方法及阵列，采用电总线对不同行上相并联的光电混合计算单元的带有积的电流输出信号进行求和，以此一是对光源的输入功率要求更低，二是对不同行的输入光的波长要求也降低。因此，本发明的光电混合计算阵列在一定程度上降低了对光源的要求，能够更快地实现光源和光子计算芯片的集成化应用。
用于大规模矩阵乘法运算光电混合计算方法阵列

[发明专利]电路、存内计算电路及操作方法-CN202310613417.4在审
发明人：李嘉富;吕承翰;池育德;张琮永;陈炎辉;李承恩;赵威丞;森阳纪;藤原英弘 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-05-29 - 公布日： 2023-10-24 - 主分类号： G06F15/78 文献下载
摘要：本发明的实施例提供了一种电路，包括：乘法器电路，接收多个输入和权重数据元素中每个数据元素的有符号尾数，并且通过对部分或全部输入数据元素的有符号尾数和部分或全部权重数据元素的有符号尾数进行乘法和重新格式化操作，生成二补码乘积；求和电路，接收多个输入和权重数据元素的每个数据元素的指数，并且通过将每个输入数据元素的指数与每个权重数据元素的指数相加产生和；移位电路，将每个乘积移位，移位量等于对应和与最大和之间的差值；以及加法器树，由移位后的乘积产生尾数和。本发明的实施例还提供了一种存内计算电路和操作电路的方法。
电路计算操作方法

[发明专利]一种智能体感游戏机-CN202310952446.3在审
发明人：宋丽君;刘峰秀;何星;郑普亮;刘一杰;闫云;郭欢;李云龙 -专利权人：西安建筑科技大学
申请日： 2023-07-31 - 公布日： 2023-10-24 - 主分类号： G06F15/78 文献下载
摘要：本发明公开一种智能体感游戏机，设计了基于Cortex‑M0内核的游戏SoC，该SoC中包含一个通用显示计算与控制模块，以及一个基于图像处理模块的游戏控制模块，并在FPGA上进行运行和部署。基于这种结构，可以在Cortex‑M0内核上实现复杂游戏的高效运行与控制。这使得该游戏机拥有良好的交互体验与运行效率。并且，依托于算法设计与硬件化，设计并实现了区别于传统游戏机更沉浸化的游戏控制方式。首先设计了特定的手势识别算法，并转换为硬件模块实现算法的硬件加速。这些硬件模块连同控制逻辑构成游戏控制模块。算法在硬件上高速运行，大大提高了控制信号的实际频率，实现实时控制与反馈。
一种智能游戏机

[发明专利]一种基于FPGA的光纤接口数据缓存管理方法-CN202110692053.4有效
发明人：宁晓鹏;韩文俊;孙健;凌元 -专利权人：中国电子科技集团公司第十四研究所
申请日： 2021-06-22 - 公布日： 2023-10-24 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种基于FPGA的光纤接口数据缓存管理方法，根据接口应用需求及FPGA器件资源通过静态及动态参数，灵活配置接口模块工作方式及处理流程，针对不同应用场景无需改动FPGA软件，设置同步等待门限，将多路光纤接收的数据同步对齐，发送至缓存，划分内存地址，各路数据在各自地址空间循环写缓存，采用轮询机制，交换控制多路光纤数据写端口映射到一个或多个DDR控制器接口，将各路光纤数据的缓存信息和节点信息整合，按照光纤次序从内存读取缓存数据，发送至目的节点，设计维护效率高、通用兼容性强。
一种基于 fpga 光纤接口数据缓存管理方法

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