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[实用新型]一种内容可寻址存储器-CN202222166453.4有效
发明人：耿志远;陈惕生 -专利权人：本征信息技术（苏州）有限公司
申请日： 2022-08-18 - 公布日： 2023-10-20 - 主分类号： G11C11/408 文献下载
摘要：本实用新型提供了一种内容可寻址存储器。所述内容可寻址存储器包括写控制电路、存储单元阵列和寻址控制电路，其特征在于，所述存储单元阵列中的存储单元为锁存器，同一数据对应的多个所述存储单元组成存储单元字线，所述存储单元的写数据端口连接至所述存储单元字线的写数据端口的不同比特，所述存储单元的写有效端口连接至所述存储单元字线的写有效端口，所述存储单元的查找数据端口连接至所述存储单元字线的查找数据端口的不同比特，所述存储单元的读数据端口连接至所述存储单元字线的读数据端口的不同比特，所述存储单元的数据匹配端口连接至一与门的不同输入端口，所述与门的输出端口连接至所述存储单元字线的数据匹配端口。
一种内容寻址存储器

[发明专利]存储器驱动器、存储器系统和操作方法-CN202310495268.6在审
发明人：田村元树;薮内诚 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-05-05 - 公布日： 2023-10-13 - 主分类号： G11C11/408 文献下载
摘要：本发明的实施例提供了一种存储器驱动器、存储系统和操作方法。存储器驱动器包括字线驱动电路、参考电路和偏置电路。字线驱动电路与字线连接，并且被配置为根据输入信号有选择地从参考节点向字线提供参考电压。参考电路具有连接至参考节点的电容器。参考电路被配置为在电容器上存储参考电压，并且在参考电压由字线驱动电路从参考节点提供至字线时，将参考电压从第一电压电平降低到第二电压电平。连接至参考节点的偏置电路，被配置为通过第二电压电平调节参考节点的参考电压。
存储器驱动器系统操作方法

[实用新型]DRAM存储单元电路及DRAM存储器-CN202320371816.X有效
发明人：汪令飞;卢年端;王桂磊;赵超;李泠 -专利权人：北京超弦存储器研究院;中国科学院微电子研究所
申请日： 2023-02-28 - 公布日： 2023-10-03 - 主分类号： G11C11/408 文献下载
摘要：本申请实施例提供了一种DRAM存储单元电路及DRAM存储器，包括第一晶体管，第一晶体管的源极接地，栅极寄生电容用于存储数据；第二晶体管，第二晶体管的源极接地，栅极寄生电容用于存储数据；第三晶体管，第三晶体管的漏极与第一位线电连接，源极与第一晶体管的漏极、第二晶体管的栅极电连接，栅极与字线电连接；第四晶体管，第四晶体管的漏极与第二位线电连接，源极与第二晶体管的漏极、第一晶体管的栅极电连接，栅极与字线电连接。设置第一晶体管和第二晶体管的锁存结构，提高了栅极对源漏通道的控制力，减少了晶体管在截止状态下的电荷漏失，降低了DRAM存储器刷新频率，从而具备更低的功耗。
dram 存储单元电路存储器

[发明专利]相位电荷共享-CN201911253176.7有效
发明人： J·S·雷赫迈耶;G·B·雷德;D·M·贝尔;M·H·盖格;A·D·韦切斯 -专利权人：美光科技公司
申请日： 2019-12-09 - 公布日： 2023-09-29 - 主分类号： G11C11/408 文献下载
摘要：本申请涉及相位电荷共享。描述用于相位电荷共享的方法、系统和装置。在一些存储器系统或存储器装置中，一或多个解码器可用于偏置存储器裸片的存取线。所述解码器可经由短接装置在所述解码器的第一导电线与所述解码器的第二导电线之间传送电压或电流。传送所述电压或电流可作为操作(例如，激活或预充电操作)的一部分或与所述操作结合执行以存取所述存储器裸片的一或多个存储器单元。在一些实例中，所述解码器可经由短接装置在解码器的相关联于第一刷新活动的第一导电线与所述解码器的相关联于第二刷新活动的第二导电线之间传送电压或电流。
相位电荷共享

[发明专利]半导体存储器装置和操作半导体存储器装置的方法-CN202211639221.4在审
发明人：赵胜晛;金荣柱;金荣华;宋侑贞;吴凛 -专利权人：三星电子株式会社
申请日： 2022-12-19 - 公布日： 2023-09-12 - 主分类号： G11C11/408 文献下载
摘要：提供半导体存储器装置和操作半导体存储器装置的方法。所述半导体存储器装置包括：存储器单元阵列、行解码器和时序/电压控制电路。存储器单元阵列通过一个或多个行块标识位被划分为多个行块，并且所述多个行块中的每个包括在第一方向上布置的子阵列块。行地址包括所述一个或多个行块标识位。行解码器响应于行地址来激活结合到第一存储器单元的第一字线，激活结合到第二存储器单元的第二字线，并且输出行块信息信号。时序/电压控制电路基于行块信息信号根据在与第一方向交叉的第二方向上距参考位置的距离来调整对第一存储器单元和第二存储器单元进行的存储器操作的操作区间和操作电压中的至少一个。
半导体存储器装置操作方法

[发明专利]一种嵌入式动态随机存储器增益单元及其操作方法-CN202010832159.5有效
发明人：孙亚男;蒋家琛;刘维祎;王琴;毛志刚 -专利权人：上海交通大学
申请日： 2020-08-18 - 公布日： 2023-09-01 - 主分类号： G11C11/408 文献下载
摘要：本发明提供例了一种嵌入式动态随机存储器增益单元及其操作方法，增益单元包括写传输晶体管，第一读传输晶体管、第二读传输晶体管和写耦合晶体管，以及写字线、写位线、读字线、读位线、写耦合控制线；写传输晶体管的栅极连接写字线；第二读传输晶体管的栅极连接电荷存储节点，源极或漏极中的一极连接固定电位；写耦合晶体管的源极与漏极连接写耦合控制线，写耦合晶体管的栅极连接电荷存储节点。增益单元增大了存储节点的等效寄生电容；在写操作时，偏向性的增强关键数据的强度，而不破坏非关键数据的强度，在相同的电源电压下，写入的0和1具有更大的电压差；具有高数据保持时间及低刷新频率的特点。
一种嵌入式动态随机存储器增益单元及其操作方法

[发明专利]读取等待时间计数器延迟反馈方法、延迟反馈存储结构-CN202310423019.6有效
发明人：亚历山大;赵君鹏 -专利权人：浙江力积存储科技有限公司
申请日： 2023-04-20 - 公布日： 2023-08-25 - 主分类号： G11C11/408 文献下载
摘要：本发明公开了一种读取等待时间计数器延迟反馈方法和据此方法的延迟反馈存储结构，该方法和结构用于实现指令缓存器输入指针和输出指针之间延迟时间的反馈，所述方法包括：配置一编码电路的步骤，该编码电路被配置为：由输出时钟信号触发循环计数，包含多路输出，以及，通过编码电路的各路输出将输出指针编码后输出；对编码电路的各路输出分别按照延迟时间进行延迟的步骤；配置至少一路译码电路的步骤，该译码电路被配置为：将所述编码电路经延迟后的各路输出按照预设顺次组合以形成所述输入指针，根据此方法和结构，能够减少输入输出指针间延迟线数量，节省芯片版图设计面积，优化读取等待时间计数器实现方法。
读取等待时间计数器延迟反馈方法存储结构

[发明专利]存储器单元、利用该存储器单元实施的查找表及方法-CN202310065275.2在审
发明人： V·P·戈皮纳特;P·帕尔瓦兰德 -专利权人：格芯（美国）集成电路科技有限公司
申请日： 2023-01-13 - 公布日： 2023-08-18 - 主分类号： G11C11/408 文献下载
摘要：本文涉及存储器单元、利用该存储器单元实施的查找表及方法，其揭示基于阈值电压可编程场效应晶体管的存储器单元，包括在两条电压源线间串联连接的第一晶体管及第二晶体管(其具有基于电场的可编程阈值电压)。晶体管的栅极与不同的字线连接，且感测节点位于两个晶体管间的接合处。在优选实施例中，第一晶体管是PFET，且第二晶体管是NFET。通过在字线及电压源线上的电压脉冲的特定组合实现不同的操作模式(例如，写入0或1及读取)。与传统的存储器单元相比，存储器单元是非易失性的、呈现较低的泄漏，并具有较小的覆盖区。本文还揭示包含多个基于阈值电压可编程场效应晶体管的存储器单元的查找表及相关方法。
存储器单元利用实施查找方法

[发明专利]半导体器件-CN201910212223.7有效
发明人：金雄来 -专利权人：爱思开海力士有限公司
申请日： 2019-03-20 - 公布日： 2023-08-18 - 主分类号： G11C11/408 文献下载
摘要：一种半导体器件包括移位写入信号发生电路、移位地址发生电路和存储体地址锁存电路。移位写入信号发生电路被配置为基于模式信号来将写入信号移位，以产生移位写入信号。移位地址发生电路被配置为基于模式信号来将内部地址移位，以产生移位内部地址。存储体地址锁存电路被配置为基于写入信号来锁存和储存内部地址，被配置为基于移位写入信号来锁存和储存移位内部地址，并且被配置为从所储存的内部地址和移位内部地址的所储存的地址产生写入存储体地址。
半导体器件

[发明专利]一种基于DRAM的矩阵转置运算装置-CN202310297958.0有效
发明人：潘红兵;傅高鸣;宋年华;王宇宣;彭成磊 -专利权人：南京大学
申请日： 2023-03-24 - 公布日： 2023-07-21 - 主分类号： G11C11/408 文献下载
摘要：本发明公开了一种基于DRAM的矩阵转置运算装置，属于超大规模集成电路以及DRAM领域。本发明的装置，包括DAC阵列、DRAM阵列、输入地址译码单元、输出地址译码单元、ADC阵列。DAC阵列将所需转置的矩阵的列向量的数字信号转化成模拟信号，DAC配合输入地址译码器，将所需转置的矩阵的列向量依次写入DRAM阵列的列方向，当完整的矩阵写入DRAM阵列后，ADC阵列将DRAM阵列中存储的所需转置的矩阵的行向量模拟信号转化成数字信号，ADC阵列配合输出地址译码器，从DRAM阵列行方向将矩阵的行向量依次读出，从而实现了矩阵的转置。本发明装置可以显著降低硬件架构的面积、功耗以及计算延时开销。
一种基于 dram 矩阵运算装置

[发明专利]适用于随机存储器的字线驱动电路及随机存储器-CN202210010330.3在审
发明人：侯志彬;吴苗苗 -专利权人：西安格易安创集成电路有限公司
申请日： 2022-01-06 - 公布日： 2023-07-18 - 主分类号： G11C11/408 文献下载
摘要：本申请公开了适用于随机存储器的字线驱动电路及随机存储器，该字线驱动电路，包括：第一电压产生模块，用于产生第一电压，其中，第一电压为字线的预定驱动电压；第二电压产生模块，用于产生第二电压，其中，第二电压大于第一电压；第一选择器，连接第一电压产生模块和第二电压产生模块，并接收控制信号，以基于控制信号而在第一时间段输出第二电压驱动字线，从而使字线上的电压到达导通稳定电压；并在第一时间段后的第二时间段输出第一电压驱动字线，以维持字线的导通。通过上述方式，能够加快字线的建立，减小随机存储器进行数据读取的时间，提高随机存储器工作速度。
适用于随机存储器驱动电路

[发明专利]主字线驱动器-CN202310032363.2在审
发明人： J·施雷克 -专利权人：美光科技公司
申请日： 2023-01-10 - 公布日： 2023-07-14 - 主分类号： G11C11/408 文献下载
摘要：本公开涉及主字线驱动器。在一些实例中，主字线驱动器可包含晶体管，所述晶体管通过信号至少部分地基于行地址在接通状态与高电阻状态之间驱动。在两个状态中，所述晶体管都可将主字线维持在不活动状态中。当处于所述高电阻状态时，所述晶体管可由将所述主字线驱动到活动状态的解码器越控。在一些实例中，主字线驱动器可包含维持在高电阻状态中的晶体管，所述晶体管与可通过信号至少部分地基于行地址在接通状态与断开状态之间驱动的另一晶体管并联耦合。当所述另一晶体管处于所述断开状态时，所述高电阻状态晶体管可由将主字线驱动到活动状态的解码器越控。
主字线驱动器

[发明专利]存储器装置布局-CN202211083619.4在审
发明人： H·加达姆塞蒂;J·A·瓦恩加德 -专利权人：美光科技公司
申请日： 2022-09-06 - 公布日： 2023-07-11 - 主分类号： G11C11/408 文献下载
摘要：本申请涉及存储器装置布局。一种存储器装置包含存储器分区。所述存储器分区包含：存储器区，其包括耦合到所述存储器区的字线的存储器元件；感测放大器区，其包括耦合到所述存储器元件以感测所述存储器元件的数据状态的感测放大器；子字线区，其耦合到所述存储器区的所述字线；以及微隙区，其安置于所述子字线区与所述感测放大器区的相交处。所述微隙包含第一多个晶体管，所述第一多个晶体管在至少一个方向上跨所述微隙区具有与所述感测放大器区的第二多个晶体管连续的布局。
存储器装置布局

[发明专利]一种随机存储器及其位线处理电路-CN202111672140.X在审
发明人：王美锋;王锦楠 -专利权人：兆易创新科技集团股份有限公司
申请日： 2021-12-31 - 公布日： 2023-07-11 - 主分类号： G11C11/408 文献下载
摘要：本申请公开了一种随机存储器，该随机存储器包括：存储阵列，包括多条字线、多对互补位线和多个存储单元，列选择电路，包括多个列选通模块，其中，每个列选通模块分别连接一对互补位线对，以基于对应的列选择信号而决定当前互补位线对是否与连接的互补输入输出线对选通；其中，所述列选择信号包括第一列选择信号和第二列选择信号，其中，所述第一列选择信号为正常导通时间的列选择信号，所述第二列选择信号为延长导通时间的列选择信号；当所述随机存储器执行的当前写操作是最后一笔读写操作时，执行所述当前写操作对应的当前列选通模块接收的列选择信号为延长导通时间的第二列选择信号。通过上述方式，能够提高数据读写的速度。
一种随机存储器及其处理电路

[发明专利]一种随机存储器及其位线处理电路-CN202111666020.9在审
发明人：王美锋;支凡 -专利权人：兆易创新科技集团股份有限公司
申请日： 2021-12-31 - 公布日： 2023-07-11 - 主分类号： G11C11/408 文献下载
摘要：本申请公开了一种随机存储器及其位线处理电路，该位线处理电路包括：初始化模块，在预充电阶段，初始化模块用于将目标位线和互补位线充电至初始化电位；灵敏放大模块，包括：第一反相单元，在存储单元开启时，目标位线电压从初始化电位发生偏移，第一反相单元基于偏移的目标位线电压翻转，将互补位线电压拉至第一逻辑的强电位；第二反相单元，在互补位线电压被拉至第一逻辑的强电位时，第二反相单元基于互补位线电压翻转，将目标位线电压拉至第二逻辑的强电位；其中，初始化电位为第一反相单元和第二反相单元的翻转临界点电位。通过上述方式，能够提高灵敏放大模块的识别精度。
一种随机存储器及其处理电路

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