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[发明专利]判断捞渣机电流波动的逻辑组件及捞渣机保护逻辑模块-CN202310693762.3在审
发明人：李辉 -专利权人：国家电投集团贵州金元股份有限公司纳雍发电总厂
申请日： 2023-06-12 - 公布日： 2023-10-24 - 主分类号： H03K19/21 文献下载
摘要：本发明提供一种判断捞渣机电流波动的逻辑组件及捞渣机保护逻辑模块，其中，所述逻辑组件用于检测捞渣机电流波动，包括滞后功能块、偏差运算功能块、第一相与功能块、RS触发器；滞后功能块的输入端和偏差运算功能块的第一输入端用于分别接收捞渣机电流；第一相与功能块的第一输入端用于接收捞渣机运行控制信号；RS触发器的D输出端用于输出开关量判断信号；滞后功能块的输出端与偏差运算功能块的第二输入端连接；偏差运算功能块的偏差越限端与第一相与功能块的第二输入端连接；第一相与功能块的输出端与RS触发器的S输入端连接，以此实现了一种基于捞渣机电流波动判断是否停运捞渣机的控制技术方案，降低了捞渣机电机损坏风险。
判断机电波动逻辑组件捞渣机保护模块

[发明专利]一种低复杂度的近阈值异或单元-CN202010235147.4有效
发明人：乔树山;袁甲;胡晓宇;于增辉;凌康 -专利权人：北京中科芯蕊科技有限公司
申请日： 2020-03-30 - 公布日： 2023-10-24 - 主分类号： H03K19/21 文献下载
摘要：本发明涉及一种低复杂度的近阈值异或单元，包括：同或逻辑电路和输出反相器电路，其中电路结构仅采用7个晶体管，不仅结构简单，而且在近阈值状态下具有很好的功能稳定性。
一种复杂度阈值单元

[发明专利]一种基于多相位采样的可编程异或门TRNG电路-CN202310826446.9在审
发明人：吴新雅;王均宜;张慧珊;闫子豪;张安琪;张馨怡;杨金阳;刘常鹏;舒雨欣;朱旭;吴欣雨;陆浩晨;姚亮;郭小辉 -专利权人：安徽大学
申请日： 2023-07-06 - 公布日： 2023-09-15 - 主分类号： H03K19/21 文献下载
摘要：本发明公开了一种基于多相位采样的可编程异或门TRNG电路，包括振荡电路、熵采样电路和锁相环，振荡电路用以产生无规则的振荡输出信号，包括M个并列设置的基本振荡单元，所述基本振荡单元为基于LUT6‑2的双输出异或门单元；熵采样电路用于对振荡电路产生的振荡信号进行采样获得原始的随机序列，包括N个并列设置的D触发器，以及与所有所述D触发器输出端连接的多输入异或门；锁相环用于生成多种不同相位的采样时钟。本发明能够提高TRNG的通用性和硬件利用率，提高TRNG的精度，增强随机性，减少开销。
一种基于多相采样可编程 trng 电路

[实用新型]控制电路、芯片和驱动回路-CN202223610181.9有效
发明人：王蒙;白青刚 -专利权人：深圳市创芯微微电子有限公司
申请日： 2022-12-30 - 公布日： 2023-08-29 - 主分类号： H03K19/21 文献下载
摘要：本实用新型公开了一种控制电路、芯片和驱动回路。控制电路用于芯片，控制电路包括输入侧、输出侧和逻辑单元。输入侧包括第一输入端、第二输入端和至少一个辅助输入端。辅助输入端具有固定电位值。输出侧包括第一输出端和第二输出端。逻辑单元包括第一逻辑子单元和第二逻辑子单元。第一逻辑子单元用于供输入侧向第一输出端进行输出。第二逻辑子单元用于供输入侧向第二输出端进行输出。上述控制电路，通过设置辅助输入端，可根据目标芯片的输入/输出逻辑来改变辅助输入端的电位值，达到等效于目标型号芯片的输入/输出逻辑的效果，不需要储备大量晶圆，且不需要对电路进行大幅修改，减少了晶圆的备货风险和停片成本，也减少了目标芯片的供货时间。
控制电路芯片驱动回路

[发明专利]自校验的数据表决系统-CN202310267737.9在审
发明人：宁永康;王学良;贺芸;章可钦 -专利权人：中国科学院微小卫星创新研究院;上海微小卫星工程中心
申请日： 2023-03-20 - 公布日： 2023-07-21 - 主分类号： H03K19/21 文献下载
摘要：本发明提供了一种自校验的数据表决系统，包括输入校验单元、输出逻辑单元、输出校验单元和校验处理单元。其中，在输入校验单元和输出校验单元中都设置了异或单元、多路双轨码校验器和码校验器，通过对输入数据的两个不同位数据进行异或处理，再结合多路双轨码校验器生成具有随机性的测试集，使码校验器可以获得完整的测试码，避免测试信息的损失。校验处理单元根据输入校验单元的第二校验结果和输出校验单元的第五校验结果来判断数据表决系统的状态，以及处理方式，可以达到对输入数据的校验以及对数据表决系统自身的校验，实现真正的自校验，有利于提高电子系统的可靠性。
校验数据表决系统

[发明专利]一种减小与非门输入信号延时的异或门电路-CN202011385543.1有效
发明人：李靖;吕景昊;田明;宁宁;于奇 -专利权人：电子科技大学;上海华力微电子有限公司
申请日： 2020-12-01 - 公布日： 2023-07-04 - 主分类号： H03K19/21 文献下载
摘要：一种减小与非门输入信号延时的异或门电路，包括传输门模块、非门模块、与非门模块和驱动模块，在路径1中输入信号A和B经过传输门模块和非门模块后输入与非门模块，在路径2中输入信号A和B经过驱动模块后输入与非门模块，随后与非门模块利用三个与非门实现异或门逻辑得到异或门电路的输出信号。本发明中驱动模块和传输门模块的延时可调，因此可以通过控制驱动模块和传输门模块的延时，使得输入信号A和B经过传输门模块和非门模块的延时与输入信号A和B经过驱动模块的延时尽可能一致，从而改善由于异或门电路中与非门输入信号延时造成的对输出信号脉宽和延时的影响，同时也增大了对后续电路的驱动能力。
一种减小与非门输入信号延时门电路

[发明专利]忆阻逻辑门电路-CN202180068582.5在审
发明人：尼玛·塔赫里内贾德 -专利权人：维也纳科技大学
申请日： 2021-09-28 - 公布日： 2023-06-23 - 主分类号： H03K19/21 文献下载
摘要：一种忆阻逻辑门电路，包括：第一忆阻器件(1)，表示逻辑门电路的第一输入节点A；第二忆阻器件(2)，表示逻辑门电路的第二输入节点B；以及第三忆阻器件(3)，表示逻辑门电路的输出节点F，其中第一忆阻器件(1)和第二忆阻器件(2)串联地连接在正供应电压端子Vx(7)与负供应电压端子–Vx(8)之间，其中在第一输入忆阻器件(1)与第二输入忆阻器件(2)之间形成有连接点(6)，以及其中在连接点(6)与接地接触件(9)之间设置有第三忆阻器件(3)。
逻辑门电路

[发明专利]一种异或-多数逻辑图中的反相器数量优化方法-CN201811414894.3有效
发明人：储著飞;石磊;王伦耀;夏银水 -专利权人：宁波大学
申请日： 2018-11-26 - 公布日： 2023-04-07 - 主分类号： H03K19/21 文献下载
摘要：本发明公开的异或‑多数逻辑图中的反相器数量优化方法，首先计算XMG中反相器总数并判断XMG中任意一个结点是多数逻辑结点还是异或逻辑结点，然后反复执行优化步骤，且一级优化与二级优化交替执行，直到达到最优的反相器数量为止。本发明不改变XMG的结构，降低了XMG中反相器的数量。本发明方法在基准电路中平均优化17.3%，在应用到量子元胞自动机（QCA）中有2.1%的平均优化。本发明方法能有效降低XMG中反相器的数量，为EDA设计减少成本，同时丰富逻辑综合中反相器优化的研究方法。本发明为异或‑多数逻辑图中的反相器数量的优化提供了一种新思路，既提出了新的设计优化方法，又降低了设计成本，对EDA的发展具有较强的现实意义和实践意义。
一种多数逻辑中的反相器数量优化方法

[实用新型]一种用于ARINC 429协议的XOR电路-CN202222898519.9有效
发明人：吕强;唐龙飞;王晋;高连山;杨蓉;左天健 -专利权人：西安硅宇微电子有限公司
申请日： 2022-11-01 - 公布日： 2023-03-24 - 主分类号： H03K19/21 文献下载
摘要：本实用新型公开了一种用于ARINC 429协议的XOR电路，属于电力电子技术领域，该XOR电路包括第一反相器、第二反相器、第三反相器、第一传输门、第一NMOS管、第一PMOS管、第二PMOS管，其中：第一信号输入端分别连接第一反相器的输入端和第一传输门的第一控制端；第二信号输入端连接第二反相器的输入端；第一信号传输点连接第一反相器的输出端、第一传输门的第二控制端、第一PMOS管的栅极和第一NMOS管的漏极；第二信号传输点连接第一传输门的输入端。与现有技术相比，该技术方案可以有效降低传统XOR电路的晶体管数量，用更少的晶体管数量实现XOR逻辑，其版图面积可缩小30％以上，电路速度可提升120％以上，大幅降低XOR电路的版图面积，显著提高电路响应速度。
一种用于 arinc 429 协议 xor 电路

[发明专利]一种嵌入式硬件反查找表电路-CN202211314576.6在审
发明人：陈梁远;周柯;黎大健;赵坚;张磊;王晓明;李锐;饶夏锦;潘绍明 -专利权人：广西电网有限责任公司电力科学研究院
申请日： 2022-10-25 - 公布日： 2023-03-14 - 主分类号： H03K19/21 文献下载
摘要：本发明公开了一种嵌入式硬件反查找表电路，反查找表电路包括：查找表电路，所述查找表电路用于将m位信号转换成M位信号，所述查找表电路的输入信号为R[1:m]，所述查找表电路的输出为X[1:M]，所述查找表电路的查找值信号为S[1:M]；1个多路选择器控制信号MUX_sel和1个时钟信号Clock；M个多路选择器和M个D触发器，所述D触发器用于输出Q[1:M]，所述Q[1:M]依次与查找表电路的输出X[1:M]进行异或运算。本发明不需要存储器及其读写电路，也不需要运算与分析处理器，只需要用少量的逻辑单元即可完成反查表，实现了实时在线检测的功能，提高了在线检测的便捷性。
一种嵌入式硬件查找电路

[发明专利]一种宽异或电路优化方法-CN201811639013.8有效
发明人：王作建;张东晓;吴洋;贾红;陈维新;韦嶔;程显志 -专利权人：西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-02-24 - 主分类号： H03K19/21 文献下载
摘要：本发明公开了一种宽异或电路优化方法，包括：根据待优化电路网表查找根XOR；根据所述根XOR形成XOR锥；对所述XOR锥进行公共端提取；对XOR锥按照预设规则进行分解，将分解结果存储至网表。本发明的宽异或电路优化方法通过对待优化电路网表进行分组分解，公共端提取等优化操作，使整个逻辑综合运行时间显著减少，并减少生成电路的面积和延时。
一种电路优化方法

[发明专利]一种基于忆阻器和CMOS的异或门电路及多功能门电路-CN202210994103.9在审
发明人：姬超;张璐 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2022-08-18 - 公布日： 2022-11-11 - 主分类号： H03K19/21 文献下载
摘要：本发明提出了一种基于忆阻器和CMOS的异或门电路及多功能门电路，其中，异或门电路包括：负极相连的第一忆阻器的负极与第二忆阻器；正极相连的第三忆阻器的正极与第四忆阻器的；以及CMOS非门电路，CMOS非门电路包括漏极相连的NMOS和PMOS，NMOS和PMOS的公共栅极与第三忆阻器和第四忆阻器的公共端连接，PMOS的源极与第一忆阻器和第二忆阻器的公共端连接，NMOS的源极接地；由第一忆阻器和第二忆阻器组成的第一链路与由第三忆阻器和第四忆阻器组成的第二链路并联连接，第一链路和第二链路的两个并联公共端分别作为异或门电路的两个输入端；CMOS非门电路的公共漏极端作为异或门电路的输出端。本发明通过使用忆阻器替代部分晶体管的使用，大大降低了异或门电路的尺寸。
一种基于忆阻器 cmos 门电路多功能

[发明专利]转发装置以及控制系统-CN201810389631.5有效
发明人：新富雄二 -专利权人：株式会社村田制作所
申请日： 2018-04-26 - 公布日： 2022-10-25 - 主分类号： H03K19/21 文献下载
摘要：本发明提供一种转发装置以及控制系统，能够简化主设备对从设备的控制并能够进行高速通信。转发装置(40‑K)具备：变换器(50)，将自主设备(10)发送的命令CMD1中包含的地址变换为指定内部从设备(30‑K)的地址，并将命令CMD2K转发到内部从设备(30‑K)；第一奇偶校验计算器(61)，对命令CMD2K计算一位第一奇偶校验位PB1；以及判定电路(80)，判定预先确定的中断条件是否成立。在预先确定的中断条件成立的情况下，变换器(50)输出第一奇偶校验位PB1作为命令CMD2K的奇偶校验位。
转发装置以及控制系统

[发明专利]一种基于TDPL逻辑的全加器-CN201811304854.3有效
发明人：吴秋丰;张跃军;李立威;栾志存 -专利权人：宁波大学
申请日： 2018-11-02 - 公布日： 2022-07-15 - 主分类号： H03K19/21 文献下载
摘要：本发明公开了一种基于TDPL逻辑的全加器，包括两个异或门、三个与非门和六个缓冲器，每个异或门和每个与非门的工作逻辑分别为三相双轨预充逻辑，全加器在一个周期内实现一次求值运算，当放电控制信号和预充控制信号进入低电平时，全加器进入预充阶段，当求值信号由低电平变为高电平时，全加器实现求值运算，当放电控制信号由低电平变为高电平时，全加器进入放电状态；优点是通过三相双轨预充逻辑的异或门和三相双轨预充逻辑的与非门作为全加器的基本单元，在每个工作周期内输出都从预充电高电平开始放电至低电平，消耗能量恒定，具有能量消耗与所处理数据相互独立的特征，防御逆向工程攻击的同时具有抗DPA攻击的特性，功耗较低。
一种基于 tdpl 逻辑全加器

[发明专利]一种电子设备及其基于忆阻器的逻辑门电路-CN202210148841.1有效
发明人：苏康;郭芬;满宏涛;李拓 -专利权人：苏州浪潮智能科技有限公司
申请日： 2022-02-18 - 公布日： 2022-05-24 - 主分类号： H03K19/21 文献下载
摘要：本发明公开了一种电子设备及其基于忆阻器的逻辑门电路，本申请将可控开关的控制端接在基于MAGIC的与逻辑门中的输出忆阻器负端，并通过可控开关控制第二忆阻器是否通电，如此一来，当与逻辑门中的两个输入忆阻器阻值状态不同时，可控开关便会导通并使得第二忆阻器通电，第二忆阻器此时便会呈现低阻状态（代表逻辑“1”）；当两个输入忆阻器阻值状态相同时，可控开关不会导通，第二忆阻器此时状态保持不变，即呈现高阻状态（代表逻辑“0”）。也就是说此时两个输入忆阻器与第二忆阻器组合形成了异或逻辑门，同时该逻辑门电路还可用作半加器，促进了MAGIC技术的应用，提升了用户体验。
一种电子设备及其基于忆阻器逻辑门电路

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