专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种老化板-CN201410331611.4有效
  • 徐娟;曹婷 - 北大方正集团有限公司;深圳方正微电子有限公司
  • 2014-07-11 - 2018-09-25 - H01L21/66
  • 本发明实施例涉及半导体芯片品质可靠性技术领域,尤其涉及一种老化板,操作简单,通用性强。本发明实施例中第一排针上的第一针脚和第二针脚连通,且第一针脚或第二针脚接地;第二排针上的第一针脚连通S端口、第二针脚连通G端口;第三排针上的第一针脚至第三针脚分别连通G端口、D端口和S端口;第四排针上的第一针脚至第三针脚均连接VCC。由于可通过在排针上插接短路冒的方式实现S端口、D端口、G端口中任一端口接地或接电源,因此可在该老化板上仅通过改变短路冒的插接即可进行多种实验,进一步提高了老化板的通用性。
  • 一种老化
  • [发明专利]一种平面型VDMOS器件及其制作方法-CN201410328013.1有效
  • 马万里 - 北大方正集团有限公司;深圳方正微电子有限公司
  • 2014-07-10 - 2018-09-25 - H01L21/336
  • 本发明公开了一种平面型VDMOS器件及其制作方法,提供第一导电类型衬底,在所述第一导电类型衬底上设置第一导电类型外延层;在第一导电类型外延层上生成栅氧化层,在所述栅氧化层上生成多晶硅层;在所述多晶硅层上生成第一隔离层;制作第二导电类型阱区和第一导电类型源区;生成介质层,制作接触孔和金属层,之后在所述第一隔离层上生成第二隔离层;其中,所述第一导电类型和第二导电类型的导电类型相反。通过在栅极多晶硅层和源级金属层之间生长更多的质地致密的隔离层,增大了栅源极板之间的间距,从而降低平面型VDMOS功率器件的栅源电容。
  • 一种平面vdmos器件及其制作方法
  • [发明专利]半导体器件-CN201410232012.7有效
  • 闻正锋;马万里;赵文魁 - 北大方正集团有限公司;深圳方正微电子有限公司
  • 2014-05-28 - 2018-09-25 - H01L29/78
  • 本发明提供一种半导体器件,包括:衬底、位于衬底表面的外延层和位于外延层中的器件区,其中:衬底中的固定区域内设置有氧化层埋层,该氧化层埋层与外延层接触,并正对于器件区内的漂移区;位于外延层中,除与氧化层埋层正对的区域外设置有第一扩散区,该第一扩散区与衬底相接触;该第一扩散区中的杂质导电类型与衬底中的杂质的导电类型相同。本发明实施例有效解决了现有技术中制造如射频‑横向双扩散金属氧化物半导体场效应晶体管,其在进行下沉层高温驱入时浓掺杂衬底中杂质上扩导致漂移区下有效外延层厚度减小,进而使器件击穿电压下降的技术问题。
  • 半导体器件
  • [发明专利]一种晶圆片测试数据处理方法及装置-CN201510105709.2有效
  • 詹祥宇 - 北大方正集团有限公司;深圳方正微电子有限公司
  • 2015-03-11 - 2018-09-25 - G05B19/18
  • 本发明实施例公开了一种晶圆片测试数据处理方法及装置,本发明实施例通过获取第N个批次中的每一片晶圆片的编号和测试数据;检测所述第N个批次中每一片晶圆片的编号与预存的编号是否一致,若否,则做出异常提示,并禁止作业流程后流;获取测试达标规则,判断所述每一片晶圆片的测试数据是否符合所述测试达标规则,若否,则做出异常提示,并禁止作业流程后流。发明实施例实现了在生产工序过程中的各个工步对各个批次的晶圆片的测试数据进行分析,从而为后续工步得到合格的晶圆片测试数据结果提供了可靠的保证,并且具有较高的实时性和较强的实用性。
  • 一种晶圆片测试数据处理方法装置
  • [发明专利]一种结型场效应管的制作方法-CN201410643985.X有效
  • 赵圣哲;马万里 - 北大方正集团有限公司;深圳方正微电子有限公司
  • 2014-11-07 - 2018-09-14 - H01L21/336
  • 本发明提供了一种结型场效应管的制作方法,所述方法包括:S1.在N沟道或P沟道表面沉积相距第一预设间隔的两个对立的第一侧墙层和第二侧墙层;S2.在所述两个对立的第一侧墙层和第二侧墙层之间,完成栅极区注入;S3在所述栅极区左侧的N沟道或P沟道表面沉积相距第二预设间隔的两个对立的第三侧墙层和第四侧墙层,在栅极区右侧的N沟道或P沟道表面沉积相距第三预设间隔的两个对立的第五侧墙层和第六侧墙层;S4在所述两个对立的第三侧墙层和第四侧墙层之间,完成源区注入;在所述两个对立的第五侧墙层和第六侧墙层之间,完成漏区注入。本发明能够解决结型场效应管制作成本高和沟道宽度不易精确控制的问题。
  • 一种场效应制作方法
  • [发明专利]高压电阻-CN201510020955.8有效
  • 潘光燃;王焜;文燕;石金成;高振杰 - 北大方正集团有限公司;深圳方正微电子有限公司
  • 2015-01-15 - 2018-09-14 - H01L29/8605
  • 本发明提供一种高压电阻,包括:N型衬底、位于所述N型衬底表层内且分离设置的N型掺杂区、第一P型掺杂区、第二P型掺杂区和第三P型掺杂区;位于所述N型衬底表面上的第一厚氧化层、第二厚氧化层、第三厚氧化层和第四厚氧化层;位于所述第二P型掺杂区和所述第三P型掺杂区之间,且位于所述N型衬底表层内的第四P型掺杂区,位于各厚氧化层之间,且覆盖衬底表面的薄氧化层;P型多晶硅,所述P型多晶硅覆盖位于所述第一P型掺杂区和所述第二P型掺杂区之间区域上方的薄氧化层的表面,并延伸覆盖所述第三厚氧化层的部分表面。本发明提供的高压电阻不易受栅端信号影响,能够调节单个电阻的阻值。
  • 高压电阻
  • [发明专利]VDMOS的制造方法和VDMOS-CN201410083225.8有效
  • 马万里;闻正锋 - 北大方正集团有限公司;深圳方正微电子有限公司
  • 2014-03-07 - 2018-07-24 - H01L21/336
  • 本发明提供一种VDMOS的制造方法和VDMOS,方法包括:在N型外延层上依次生成栅氧化层、多晶硅层、P‑体区;在所述P‑体区注入N型杂质形成N型源区,所述N型源区包括N‑源区和N+源区;所述N+源区位于所述栅氧化层与N‑源区之间;在所述多晶硅层和所述栅氧化层上依次形成氧化层、P+区、介质层、接触孔和金属层,以使得所述金属层分别与所述N‑源区、N+源区、栅氧化层、氧化层、介质层中每层的侧面以及所述P+区相连接。本发明实施例有效解决了现有技术中,VDMOS的非箝位感性开关(UIS)能力低的技术问题。
  • vdmos制造方法
  • [发明专利]平面VDMOS器件的制造方法-CN201410217049.2有效
  • 赵圣哲 - 北大方正集团有限公司;深圳方正微电子有限公司
  • 2014-05-21 - 2018-07-24 - H01L21/336
  • 本发明涉及一种平面VDMOS器件的制造方法,包括:在外延层的表面上生成初氧层,对初氧层进行光刻和刻蚀,形成体区注入窗口,通过体区注入窗口对外延层进行两种离子的注入和驱入,形成体区和源区;去掉外延层的表面上的初氧层;在外延层的表面上依次生成栅氧层、多晶硅层和介质层;对介质层进行光刻和刻蚀,形成接触孔,通过接触孔对外延层进行第三离子的注入和驱入,形成深体区;对源区进行刻蚀;在介质层的表面上生成金属层并对其进行光刻和刻蚀,形成栅极引线和源极引线,从而保证在体区、源区和深体区的形成过程中,不会在栅氧层中引入大量可动电荷,从而减小栅源间漏电IGSS,提高平面VDMOS器件的性能。
  • 平面vdmos器件制造方法

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