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[发明专利]存储装置-CN201110353443.5有效
发明人：宫田幸児;大塚渉 -专利权人：索尼公司
申请日： 2011-11-09 - 公布日： 2012-05-30 - 主分类号： G11C5/02 文献下载
摘要：本发明涉及存储装置。该存储装置包括晶体管阵列和多个存储元件，晶体管阵列包括：基板；多个平行的字线；多个平行的第一位线；位接触电极；节点接触电极，其设置在中间夹有位接触电极的两个相邻字线之中各字线的与位接触电极相反的一侧，且连接到扩散层，多个存储元件具有：下部电极，其连接到节点接触电极并相对各存储元件设置，下部电极的设置位置为，在与基板的表面平行的平面内，在靠近位接触电极的方向上从节点接触电极正上方偏移；存储层；多个平行的第二位线，其中，各第二位线叠加在与第一位线两侧处的节点接触电极相连接的下部电极上。本发明能够实现更高密度和更大容量的存储装置。
存储装置

[发明专利]电保险丝存储器阵列-CN201110268858.2有效
发明人：陈柏宏;王清煌;黄彦杰;林松杰;许国原 -专利权人：台湾积体电路制造股份有限公司
申请日： 2011-09-07 - 公布日： 2012-04-04 - 主分类号： G11C5/02 文献下载
摘要：一些实施例关于存储器阵列，该存储器阵列包括排列成行和列的多个eFuse存储器单元，多个位线，以及多个字线。列包括位线选择器，与位线选择器连接的位线，以及多个eFuse存储器单元。该列的eFuse存储器单元包括PMOS晶体管和eFuse。PMOS晶体管的漏极与eFuse的第一端连接。PMOS晶体管的栅极与字线连接。所述PMOS晶体管的源极与列的位线连接。
保险丝存储器阵列

[发明专利]半导体存储装置及其驱动方法-CN201110198320.9有效
发明人：山崎信夫;太田佳似;石原数也;名仓满;川端优;粟屋信义 -专利权人：夏普株式会社
申请日： 2011-07-15 - 公布日： 2012-02-01 - 主分类号： G11C5/02 文献下载
摘要：本发明涉及半导体存储装置及其驱动方法。在具有存储元件的半导体存储装置的改写中，从公用线侧也施加电压脉冲，故无法高速动作。半导体存储装置具有：存储单元阵列（100），矩阵状排列多个将二端子型的存储元件R和选择用的晶体管Q串连而成的存储单元；第一电压施加电路（101），对位线施加改写电压脉冲；第二电压施加电路（102），对位线及公用线施加预充电电压，其中在存储单元改写时，第二电压施加电路（102）预先将存储单元两端预充电为同一电压后，第一电压施加电路（101）将改写电压脉冲经位线施加在改写对象的存储单元的一端，并且在施加该改写电压脉冲期间，维持第二电压施加电路（102）经公用线对该存储单元另一端施加该预充电电压。
半导体存储装置及其驱动方法

[发明专利]具有调节接地节点的存储器单元、阵列及其存取方法-CN201110187880.4有效
发明人：许国原;邓儒杰;陶昌雄;金荣奭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2011-06-29 - 公布日： 2012-01-11 - 主分类号： G11C5/02 文献下载
摘要：本发明涉及一种具有调节接地节点的存储器单元、阵列及其存取方法。本发明涉及存储器阵列的实施例，包括：配置在多个行和多个列中的多个存储器单元；其中此多个列中的一列包括列接地节点；至少二电压源配置为选择性地耦接至此列接地节点；以及具有多个内部接地节点的多个存储器单元，其中此多个内部接地节点电气耦接在一起并耦接至此列接地节点。本发明能够在各种操作模式中有效运作并节省功率。
具有调节接地节点存储器单元阵列及其存取方法

[发明专利]半导体存储器件及其操作方法-CN201110183357.4有效
发明人：刘炳晟;朴镇寿 -专利权人：海力士半导体有限公司
申请日： 2011-07-01 - 公布日： 2012-01-11 - 主分类号： G11C5/02 文献下载
摘要：本发明公开一种半导体存储器件，包括：存储器单元阵列，所述存储器单元阵列包括单元串，所述单元串的每个包括多个存储器单元；位线，所述位线与各个单元串耦接；以及页缓冲器，所述页缓冲器被配置为在感测操作中将参考电流与各个位线的电流进行比较，并基于比较的结果输出与选中的存储器单元的阈值电压电平相对应的感测数据。
半导体存储器件及其操作方法

[发明专利]一种大容量DRAM芯片存储阵列结构-CN201110076174.2无效
发明人：亚历山大;段会福 -专利权人：西安华芯半导体有限公司
申请日： 2011-03-29 - 公布日： 2011-12-07 - 主分类号： G11C5/02 文献下载
摘要：本发明旨在提供一种大容量DRAM芯片存储阵列结构，以实现芯片扩容时，尽可能减小封装体积。该DRAM芯片存储结构包括多个存储单元阵列以及相应的行译码器电路、列译码器电路和总控制电路；每个存储单元阵列沿位线方向分为上、下两组存储单元阵列模块，其中，下存储单元阵列模块的行模块数量为上存储单元阵列模块的行模块数量的一半；所述列译码器电路主要设置于上、下两组存储单元阵列模块之间。通过对DRAM芯片中存储单元阵列的构成及摆放的改进，并辅以对总控制电路和行、列译码器电路的改进，简单并且有效的解决了大容量DRAM芯片面积受封装限制的问题。
一种容量 dram 芯片存储阵列结构

[实用新型]一种大容量DRAM芯片存储阵列结构-CN201120086615.2无效
发明人：亚历山大;段会福 -专利权人：山东华芯半导体有限公司
申请日： 2011-03-29 - 公布日： 2011-11-16 - 主分类号： G11C5/02 文献下载
摘要：本实用新型旨在提供一种大容量DRAM芯片存储阵列结构，以实现芯片扩容时，尽可能减小封装体积。该DRAM芯片存储结构包括多个存储单元阵列以及相应的行译码器电路、列译码器电路和总控制电路；每个存储单元阵列沿位线方向分为上、下两组存储单元阵列模块，其中，下存储单元阵列模块的行模块数量为上存储单元阵列模块的行模块数量的一半；所述列译码器电路主要设置于上、下两组存储单元阵列模块之间。通过对DRAM芯片中存储单元阵列的构成及摆放的改进，并辅以对总控制电路和行、列译码器电路的改进，简单并且有效的解决了大容量DRAM芯片面积受封装限制的问题。
一种容量 dram 芯片存储阵列结构

[发明专利]垂直折叠式存储器阵列结构-CN201110034098.9有效
发明人：潘立阳;袁方 -专利权人：清华大学
申请日： 2011-01-31 - 公布日： 2011-09-14 - 主分类号： G11C5/02 文献下载
摘要：本发明提出一种垂直折叠式存储器阵列结构，包括：呈列和行分布的垂直折叠式存储模块，垂直折叠式存储模块包括漏选择管、底部连接线和源选择管，以及多个存储单元管，其中，每个存储单元管的栅结构均与一个字线相连，每个漏选择管的漏极与一个位线相连，且第N列中第M个垂直折叠式存储模块中漏选择管的漏极与第N+1列的第M-1个垂直折叠式存储模块中源选择管的源极均与同一个位线相连，N列中所有垂直折叠式存储模块的漏选择管和源选择管的栅极分别与同一个漏选择线和同一个源选择线相连。本发明实施例提出的垂直折叠式存储器阵列结构不仅结构简单，而且非常适合存储器的三维集成，从而极大地提高垂直折叠式存储器结构的高密度大容量存储能力。
垂直折叠式存储器阵列结构

[发明专利]一种同步SRAM的时序处理方法和电路-CN201180000314.6有效
发明人：季秉武;周云明;赵坦夫;林崴 -专利权人：华为技术有限公司
申请日： 2011-04-18 - 公布日： 2011-08-31 - 主分类号： G11C5/02 文献下载
摘要：本发明实施例公开了一种同步SRAM的时序处理方法和电路，方法包括：直接将地址信号输入到字线译码器进行逻辑译码，并通过对各个器件在时序上的设置以产生各个信号，实现了将存储单元阵列输入的经过位线选择的数据进行灵敏放大后输出，即产生数据输出信号。同步SRAM电路包括：字线译码器，时序产生器，字线控制器，字线脉宽产生器，存储单元阵列和灵敏放大器。
一种同步 sram 时序处理方法电路

[发明专利]包括存储器管理器的3D芯片布置-CN201110130748.X有效
发明人： V·拉蒂南;T·伊尔;K·库西兰纳;J·尼卡拉;M·库吕萨;T·马克莱南 -专利权人：诺基亚公司
申请日： 2007-07-02 - 公布日： 2011-08-17 - 主分类号： G11C5/02 文献下载
摘要：包括存储器管理器的3D芯片布置，以及涉及集中式存储器管理的系统、装置和方法。实施方式包括基础衬底；位于基础衬底上且具有子系统的逻辑管芯；具有存储器模块的存储器管芯；存储器管理单元；连接存储器管理单元与至少一个逻辑管芯的第一数据接口；连接存储器管理单元与至少一个存储器管芯的第二数据接口；连接存储器管理单元与至少一个存储器管芯的配置接口，配置接口包括面对面连接；连接存储器管理单元与至少一个逻辑管芯的控制接口，存储器管芯和逻辑管芯布置在基础衬底上堆叠配置中，存储器管理单元适于通过经由控制接口与子系统协商允许的存储器访问，并按照允许的存储器访问经由配置接口配置至少一个存储器模块管理自子系统的存储器访问。
包括存储器管理器芯片布置

[发明专利]半导体电路-CN201010216191.7有效
发明人：金澈;李锺天 -专利权人：海力士半导体有限公司
申请日： 2010-07-02 - 公布日： 2011-06-01 - 主分类号： G11C5/02 文献下载
摘要：本发明提供一种半导体电路，包括：焊盘；焊盘驱动器，所述焊盘驱动器的输出端子连接到所述焊盘，并且所述焊盘驱动器被配置为响应于编码信号而对所述焊盘的电压进行校准；比较部，所述比较部被配置为将基准电压与所述焊盘的电压进行比较并产生比较信号；以及编码发生部，所述编码发生部被配置为响应于所述比较信号而对所述编码信号的编码值进行校准。
半导体电路

[发明专利]动态功率节省存储器架构-CN200980124686.2有效
发明人：哈里·拉奥;杜云;于春 -专利权人：高通股份有限公司
申请日： 2009-06-19 - 公布日： 2011-05-25 - 主分类号： G11C5/02 文献下载
摘要：本发明涉及一种存储器，其包括多个接口端口。所述存储器还包括至少两个子阵列，其每一者具有所述存储器的所有位线的例项和所述存储器的字线的一部分。所述存储器具有共同解码器，其耦合到所述子阵列且经配置以控制所述字线中的每一者。所述存储器还包括耦合到所述接口端口中的每一者的多路复用器。所述多路复用器经配置以基于在所述接口端口中的一者或一者以上处所接收的存储器单元的地址而引起对所述子阵列中的一者的选择。
动态功率节省存储器架构

[发明专利]三维存储器模块架构-CN200880112836.3有效
发明人： M·麦克莱伦;J·H·安;A·L·戴维斯;N·L·宾克特;N·P·茹皮 -专利权人：惠普开发有限公司
申请日： 2008-10-23 - 公布日： 2010-09-15 - 主分类号： G11C5/02 文献下载
摘要：本发明的各个实施例涉及堆叠的存储器模块。在本发明的一个实施例中，存储器模块(100，600，1200，1400)包括至少一个存储器-控制器层(102，602，1204，1402)，该存储器-控制器层与至少一个存储器层相堆叠。细小间距的贯通孔(例如硅贯通孔)(114，116)穿过该叠层与该至少一个存储器控制器的表面近似垂直地延伸，从而在该至少一个存储器控制器(401-404)和该至少一个存储器层之间提供电子通信。此外，存储器-控制器层包括至少一个外部接口，该接口被配置为向存储器模块传输数据并从存储器模块传输数据。另外，存储器模块可包括光学层(602，1202)。光学层可包括在该叠层中，并具有总线波导，该总线波导用来向该至少一个存储器控制器传输数据并从该至少一个存储器控制器传输数据。该外部接口可以是与光学层对接的光学外部接口。
三维存储器模块架构

[发明专利]堆叠存储器模块和系统-CN200910160138.7无效
发明人：姜郁成;郑会柱;崔璋石;李勋 -专利权人：三星电子株式会社
申请日： 2009-07-24 - 公布日： 2010-01-27 - 主分类号： G11C5/02 文献下载
摘要：公开了三维存储模块和系统，其通过将至少一个从芯片堆叠于主芯片上而形成。贯穿主芯片和从芯片中的至少一块芯片而形成贯穿半导体通孔(TSV)。主芯片包括存储核心，以用于存储模块/系统的增加的容量。另外，公开了形成有效配线的三维存储模块/系统的容量组织，以形成三维存储模块/系统的多个存储体、多个存储体组和/或多个存储排。
堆叠存储器模块系统

[发明专利]包括存储器管理器的3D芯片布置-CN200780042028.X有效
发明人： V·拉蒂南;T·伊尔;K·库西兰纳;J·尼卡拉;M·库吕萨;T·马克莱南 -专利权人：诺基亚公司
申请日： 2007-07-02 - 公布日： 2009-09-23 - 主分类号： G11C5/02 文献下载
摘要：一种系统、装置和方法，涉及集中式存储器管理，其能够动态地为所有子系统分配和去分配存储器。一个实施方式包括：基础衬底；位于基础衬底上、并且具有子系统的逻辑管芯；具有存储器模块的存储器管芯；存储器管理单元；连接存储器管理单元与所述至少一个逻辑管芯的第一数据接口；连接存储器管理单元与所述至少一个存储器管芯的第二数据接口；连接存储器管理单元与所述至少一个存储器管芯的配置接口，其中该配置接口包括面对面连接；连接存储器管理单元与所述至少一个逻辑管芯的控制接口，其中存储器管芯和逻辑管芯布置在基础衬底上的堆叠配置中，存储器管理单元适于通过经由控制接口与子系统协商允许的存储器访问，并且按照允许的存储器访问经由配置接口配置所述至少一个存储器模块，来管理来自子系统的存储器访问。
包括存储器管理器芯片布置