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[发明专利]具有层叠块和公共字线的闪速NAND存储装置-CN201280067958.1无效
发明人：及川恒平 -专利权人：株式会社东芝
申请日： 2012-08-29 - 公布日： 2014-09-24 - 主分类号： G11C5/02 文献下载
摘要：根据一个实施例，一种半导体包括第一和第二单元块、第一字线，逻辑电路和控制电路。第一单元块被耦合在第一端子和第二端子之间。第二单元块被耦合在第三端子和第四端子之间。第一字线被耦合到第一单元块中的第一存储单元和第二单元块中的第二存储单元。逻辑电路被耦合到第二和第四端子。控制电路被配置为控制施加给第一字线的电压，以使第一单元块和第二单元块输出基于存储在第一和第二存储单元中的数据的输出电压。
具有层叠公共 nand 存储装置

[发明专利]分离的三维存储器-CN201280042089.7有效
发明人：张国飙 -专利权人：杭州海存信息技术有限公司
申请日： 2012-08-26 - 公布日： 2014-04-30 - 主分类号： G11C5/02 文献下载
摘要：本发明提出一种分离的三维存储器（3D-M）。它含有至少两个分离的芯片：一存储阵列芯片和一周边电路芯片。存储阵列芯片含有多个构建在三维空间中的3D-M阵列；周边电路芯片含有至少一个构建在二维平面上的周边电路组件。3D-M的至少一个周边电路组件（如电荷泵电路）形成在周边电路芯片中，而非在存储阵列芯片中。存储阵列芯片的阵列效率可以很容易地超过70%。
分离三维存储器

[发明专利]含有地址/数据变换器芯片的三维存储器-CN201310080018.2有效
发明人：张国飙 -专利权人：成都海存艾匹科技有限公司
申请日： 2013-03-13 - 公布日： 2014-03-12 - 主分类号： G11C5/02 文献下载
摘要：发明提出一种含有地址/数据转换器芯片的三维存储器，它含有至少一单独的三维阵列芯片(30)和一单独的地址/数据转换器芯片(40*)。三维阵列芯片(30)含有多个三维存储阵列(22aa…)，地址/数据转换器芯片(40*)将主机的地址/数据(54)与三维阵列芯片(30)的地址/数据(58)相互转换。该三维存储器支持多个三维阵列芯片(30a,30b…)。
含有地址数据变换器芯片三维存储器

[发明专利]用于3D集成电路堆栈的能量有效配电-CN201280016822.8有效
发明人： R·萨拉斯沃特;A·舍费尔;S·祖普里扬托 -专利权人：英特尔公司
申请日： 2012-03-30 - 公布日： 2014-01-01 - 主分类号： G11C5/02 文献下载
摘要：可以将多个管芯堆叠成通常称为三维模块（或“堆栈”）的东西，在管芯之间具有互连，获得电路部件容量增大的IC模块。这样的结构能够导致更低的寄生效应，使得电荷能够在各不同层之间迁移到不同部件。在一些实施例中，本发明提供了有效率的配电方式，用于向不同层中的部件供电。例如，可以提高用于全局电源轨的电压电平以减低给定功率目标的所需电流密度。
用于集成电路堆栈能量有效配电

[发明专利]半导体存储装置及其ID 码及上位地址写入方法-CN201210285411.0有效
发明人：小川晓;仲家睦哉 -专利权人：力晶科技股份有限公司
申请日： 2012-08-10 - 公布日： 2013-10-30 - 主分类号： G11C5/02 文献下载
摘要：本发明披露了半导体存储装置及其ID码及上位地址写入方法。快闪存储器的半导体芯片D1～DN层迭而呈多芯片封装（MCP），每个半导体芯片D1～DN包括用以储存ID码与上位地址的快闪存储器的存储单元阵列。ID码于组装处理前写入存储单元阵列20的熔丝数据区20F。根据本发明，ID码与上位地址可以被分配且简单地写入多芯片封装中的每个半导体芯片，而相比于现有技术不增加半导体芯片尺寸。
半导体存储装置及其 id 上位地址写入方法

[发明专利]分层式位线架构的存储器阵列-CN201210218628.X有效
发明人：俞建安;林义峰 -专利权人：南亚科技股份有限公司
申请日： 2012-06-28 - 公布日： 2013-10-23 - 主分类号： G11C5/02 文献下载
摘要：本发明公开了一种存储器阵列，包含有多条字线沿着第一方向延伸；多个存储单元耦合至一第一子位线，所述第一子位线沿着第二方向延伸，且所述第二方向垂直于所述第一方向；一第一选择区域位于所述第一子位线中，而将所述多个存储单元区隔成两个子群组，其中所述第一选择区域包含有至少一选择晶体管耦合至所述第一子位线；以及一主位线沿着所述第二方向延伸并耦合至所述选择晶体管。
分层式位线架构存储器阵列

[发明专利]存储装置-CN201210349933.2在审
发明人：尹泰迎 -专利权人：三星电子株式会社
申请日： 2012-09-19 - 公布日： 2013-04-03 - 主分类号： G11C5/02 文献下载
摘要：提供了一种存储装置。存储装置包括：第一半导体芯片，包括存储元件和外围电路，外围电路被配置成将数据写入存储元件中或者从存储元件读取数据；第二半导体芯片，被配置成执行在外部装置和第一半导体芯片之间交换数据或信号的输入/输出功能。
存储装置

[发明专利]三维存储器阵列-CN201110204733.3有效
发明人：张文岳 -专利权人：华邦电子股份有限公司
申请日： 2011-07-13 - 公布日： 2013-01-16 - 主分类号： G11C5/02 文献下载
摘要：本发明公开了一种三维存储器阵列。各字元线层具有沿第一方向交替排列的多条字元线及多个间隙，间隙包括交替排列的第一群间隙与第二群间隙。第一位元线层在字元线层上且具有沿第二方向的多条位元线。第一导电柱阵列穿过字元线层并连接第一位元线层，其包括在第一群间隙中的多个第一导电柱。各第一导电柱与邻接的字元线间配置有第一存储器构件。第二位元线层在字元线层下且具有沿第二方向的多条第二位元线。第二导电柱阵列穿过字元线层并连接第二位元线层，其包括在第二群间隙中的多个第二导电柱。各第二导电柱与邻接的字元线间配置有第二存储器构件。本发明的三维存储器阵列的下层的存储器层的可靠度及效能不会下降。
三维存储器阵列

[发明专利]具有不同于感测放大器电路的页寄存器和存储器阵列下方的感测放大器接口的3D存储器装置-CN201080056156.1有效
发明人：戈皮纳特·巴拉科瑞斯南;杰弗里·库恩·伊·李;张宇恒;刘滋易;卢卡·法索利 -专利权人：桑迪士克3D公司
申请日： 2010-12-13 - 公布日： 2012-10-24 - 主分类号： G11C5/02 文献下载
摘要：非易失性存储装置包括：衬底，在衬底的一部分上方的非易失性存储元件的单片式三维存储器阵列，与非易失性存储元件通信的多个感测放大器，与感测放大器通信的多个临时存储装置，与临时存储装置通信的页寄存器及一个或多个控制电路。一个或多个控制电路与页寄存器、临时存储装置和感测放大器通信。感测放大器在衬底上、单片式三维存储器阵列下方。临时存储装置在衬底上、单片式三维存储器阵列下方。页寄存器在衬底上、在未处于单片式三维存储器阵列下方的区域中。响应于一个或多个控制电路，感测放大器从非易失性存储元件读出的数据被传送至临时存储装置，随后传送至页寄存器。响应于一个或多个控制电路，待编程到非易失性存储元件中的数据从页寄存器传送至临时存储装置。
具有不同于放大器电路寄存器存储器阵列下方接口装置

[发明专利]半导体器件-CN201210186284.9有效
发明人：筱原稔;荒木诚;杉山道昭 -专利权人：瑞萨电子株式会社
申请日： 2009-01-15 - 公布日： 2012-09-26 - 主分类号： G11C5/02 文献下载
摘要：本发明提供一种半导体器件，其具有在布线衬底上层叠了存储器芯片和控制器芯片的封装结构，提高了连接存储器芯片和控制器芯片的布线的自由度。存储卡(1A)具有布线衬底(2)、层叠于其主面上的4片存储器芯片(M1～M4)、安装于最上层存储器芯片(M4)表面上的控制器芯片(3)和中介片(4)。存储器芯片(M1～M4)分别以其长边与布线衬底(2)的长边朝向相同方向的状态层叠于布线衬底(2)的表面上。最下层的存储器芯片(M1)为避免与布线衬底(2)的焊盘(9)重叠而以在存储卡(1A)的前端部方向错开预定距离的状态安装于布线衬底(2)上。层叠于存储器芯片(M1)上的3片存储器芯片(M2～M4)配置成其形成有焊盘(6)的一侧的短边位于存储卡(1A)的前端部。
半导体器件

[发明专利]存储器阵列及相关联制造方法-CN201080056056.9有效
发明人：刘峻 -专利权人：美光科技公司
申请日： 2010-10-08 - 公布日： 2012-08-22 - 主分类号： G11C5/02 文献下载
摘要：本文中揭示存储器阵列及相关联制造方法。在一个实施例中，存储器阵列包含沿第一方向延伸的存取线以及沿不同于所述第一方向的第二方向延伸的第一接触线及第二接触线。所述第一与第二接触线彼此大体平行。所述存储器阵列还包含存储器节点，所述存储器节点包含电连接于所述存取线与所述第一接触线之间以形成第一电路的第一存储器单元，及电连接于所述存取线与所述第二接触线之间以形成不同于所述第一电路的第二电路的第二存储器单元。
存储器阵列相关制造方法

[发明专利]用于混合存储器的系统、方法和装置-CN201080054325.8有效
发明人： D·邓宁;B·卡斯珀;R·穆尼;M·曼苏里;J·E·若斯 -专利权人：英特尔公司
申请日： 2010-12-10 - 公布日： 2012-08-15 - 主分类号： G11C5/02 文献下载
摘要：本发明的实施例总体上针对一种用于混合存储器的系统、方法和装置。在一个实施例中，混合存储器可以包括封装衬底。该混合存储器还可以包括附着到封装衬底的第一侧的混合存储缓冲器芯片。高速输入/输出（HSIO）逻辑支持与处理器的HSIO接口。混合存储器还包括用于支持在HSIO接口上的分组处理协议的分组处理逻辑。另外，混合存储器还具有垂直地堆叠在混合存储缓冲器上的一个或多个存储器瓦片。
用于混合存储器系统方法装置

[发明专利]3D存储器装置解码及布线系统与方法-CN201080037944.6有效
发明人：迈克尔·P·瓦奥莱特 -专利权人：美光科技公司
申请日： 2010-08-13 - 公布日： 2012-08-01 - 主分类号： G11C5/02 文献下载
摘要：本发明揭示3D存储器装置，例如包含多个二维存储器单元层级(60、64)的那些3D存储器装置。每一层级可全部地或部分地形成于前一层级上方以形成具有两个或两个以上层级的存储器装置。每一层级可包含存储器单元串(78、70)，其中所述串中的每一者耦合于源极选择栅极(82、74)与漏极选择栅极(72、84)之间以便使用所述源极/漏极选择栅极来解码每一层级。另外，所述装置可包含每一层级的字线解码器(86、88)，所述字线解码器仅耦合到所述层级的字线。
存储器装置解码布线系统方法

[发明专利]存储装置以及操作该存储装置的方法-CN201110176834.4有效
发明人：陈士弘;吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2011-06-22 - 公布日： 2012-07-25 - 主分类号： G11C5/02 文献下载
摘要：本发明公开了一种三维存储装置。该三维存储装置包括多个导电材料的脊形叠层被绝缘材料隔离，设置为比特(bit)线可耦合译码电路至感应放大器。二极管在串的一公共源极选择端被连接至比特线。导电材料的条纹具有侧表面在脊形叠层的侧面上。多个字线正交延伸于多个脊形叠层之上，字线可耦合至列译码器。存储元件位在接口区域的多层阵列，多层阵列在介于叠层上的半导体条纹的侧表面以及字线之间的交错处。
存储装置以及操作方法

[发明专利]利用存储模块上的分布式字节缓冲器的系统和方法-CN201080039043.0有效
发明人：李铉;雅耶斯·R·巴克塔 -专利权人：奈特力斯股份有限公司
申请日： 2010-07-01 - 公布日： 2012-07-11 - 主分类号： G11C5/02 文献下载
摘要：本发明提供一种使用一个或多个存储模块的存储系统和方法。存储模块(400)包括多个存储装置(412)以及一个控制器(430)，所述控制器(430)经配置以从系统存储控制器(420)接收控制信息(440)，并产生模块控制信号(442)。所述存储模块进一步包括多个电路，例如字节缓冲器(416)，所述电路经配置以选择性地将所述多个存储装置与所述系统控制器隔离。所述电路可响应于所述模块控制信号而运行，以便将写入数据从所述系统存储控制器驱动到所述多个存储装置，并将来自所述多个存储装置的读出数据合并到所述系统存储控制器中。所述电路分布在彼此隔开的对应位置上。
利用存储模块分布式字节缓冲器系统方法