专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]减少存储器裸片中的线间电容耦合-CN201880049536.9有效
  • M·V·霍;S·E·史密斯 - 美光科技公司
  • 2018-08-21 - 2023-10-27 - G11C5/02
  • 本申请案涉及减少存储器裸片中的线间电容耦合。描述用于减少存储器裸片中的线间电容耦合的方法、系统和装置。一种装置可包含经配置以驱动锁存的数据并且还进行读取和写入操作的多个驱动器。举例来说,存储器装置可含有独立地经由两个数据线耦合到两个驱动器的两个或更多个存储器阵列。可强力驱动一个数据线以遮蔽对应存储器阵列免受与数据线电容耦合相关联的效应的影响。可用关于相对数据线耦合到的所述存储器阵列的存取操作的数据驱动所述相对数据线。可与另一数据线同时或在小时间差内驱动所述相对数据线。
  • 减少存储器中的电容耦合
  • [发明专利]半导体存储装置-CN201910599225.6有效
  • 原田佳和 - 铠侠股份有限公司
  • 2019-07-04 - 2023-10-27 - G11C5/02
  • 本发明的实施方式提供一种峰值电流较小的半导体存储装置。实施方式的半导体存储装置具备:第1、第2位线;第1、第2存储晶体管,分别连接于第1、第2位线;源极线,连接于第1、第2存储晶体管;以及字线,连接于第1、第2存储晶体管的栅极电极。在删除第1、第2存储晶体管的数据的删除动作中,执行第1删除电压施加动作,只对第1、第2存储晶体管的一者执行删除验证动作,对第1、第2存储晶体管的另一者不执行删除验证动作而执行第2删除电压施加动作。
  • 半导体存储装置
  • [发明专利]运算处理装置-CN202310817708.5在审
  • 梶谷一彦;安达隆郎 - 超极存储器股份有限公司
  • 2017-06-02 - 2023-10-13 - G11C5/02
  • 本发明的运算处理装置具有:处理部主体(21),其在规定的第一方向(F1)上排列设置;多个路由器部(30),其排列设置在与各个所述处理部主体(21)的所述第一方向(F1)交叉的第二方向(F2)上,对多个所述处理部主体(21)之间的数据通信进行中继;以及通信线(12),其连接多个所述路由器部(30),所述处理部主体(21)具有排列设置在与所述第一方向(F1)交叉的所述第二方向(F2)上的多个子部(22),所述子部(22)具有一个运算部(23)和一个存储部(24),所述运算部(23)包含至少一个核(25),所述存储部(24)排列设置在所述运算部(23)的第一方向(F1)上。
  • 运算处理装置
  • [发明专利]半导体存储装置-CN202210719821.5在审
  • 畠山水無 - 铠侠股份有限公司
  • 2022-06-23 - 2023-10-03 - G11C5/02
  • 本发明的半导体存储装置具备:第1~3导电层,在第1方向上排列;第4~6导电层,在第1方向上排列;第1半导体层,设置在第1~3导电层与第4~6导电层之间,且沿第1方向延伸;以及电荷蓄积层,具备设置在第1~3导电层与第1半导体层之间的第1部分、及设置在第4~6导电层与第1半导体层之间的第2部分。第1导电层设置在第2导电层及第3导电层之间。第4导电层设置在第5导电层及第6导电层之间。在第1验证动作中,对第1导电层供给验证电压,对第4导电层供给小于验证电压的第1电压,对第2、5导电层供给读出通路电压,对第3导电层或第6导电层供给小于读出通路电压的第2电压。
  • 半导体存储装置
  • [发明专利]具有PUC结构的存储器件-CN201910410237.X有效
  • 洪智训 - 爱思开海力士有限公司
  • 2019-05-17 - 2023-09-29 - G11C5/02
  • 本发明公开了一种具有PUC结构的存储器件。存储器件包括:第一外围区域和第二外围区域,与数据输入/输出相关的外围电路被设置在其中;正常单元区域,其被设置在所述第一外围区域上,并且在所述正常单元区域中形成有储存数据的多个存储单元;以及虚设单元区域,其被设置在所述第二外围区域上,并且在所述虚设单元区域中形成有多个虚设单元,所述多个虚设单元形成多个电容器。
  • 具有puc结构存储器件
  • [发明专利]三维存储器结构与电路-CN202210292380.5在审
  • 陈重光;洪俊雄 - 旺宏电子股份有限公司
  • 2022-03-23 - 2023-09-22 - G11C5/02
  • 本发明公开一种三维存储器结构,包括:存储器阵列,包括第一与第二子阵列,分别具有第一选择线、多条字线与第二选择线;连接结构,包括多个连接区域,其中第一选择线、多条字线与第二选择线的至少其中之一的延伸结构耦接到多个连接区中的相应的连接区域;传输门组,设置在连接结构之下,且在第一与第二子阵列之间,传输门组包括多个传输门,多个传输门分别耦接到相应的多个连接区域;及驱动电路,耦接至传输门组,并且设置在连接结构之下。
  • 三维存储器结构电路
  • [发明专利]半导体结构、存储器及半导体结构的制造方法-CN202310463781.7有效
  • 刘志拯 - 长鑫存储技术有限公司
  • 2023-04-26 - 2023-09-19 - G11C5/02
  • 本公开实施例涉及半导体领域,提供一种半导体结构、存储器及半导体结构的制造方法,半导体结构包括:阵列半导体层,具有多个存储块,所述存储块包括多条位线和多条字线;与所述阵列半导体层相键合的外围半导体层,所述外围半导体层包括字线驱动区域和感测放大区域;所述感测放大区域的感测放大器与所述位线电连接,所述字线驱动区域的字线驱动器与所述字线电连接;所述字线驱动区域和所述感测放大区域在所述阵列半导体层上的正投影与至少一个所述存储块在所述阵列半导体层上的正投影至少部分重叠。本公开实施例至少提高半导体结构的集成度,提高生产效率和半导体结构的性能。
  • 半导体结构存储器制造方法
  • [发明专利]一种存储器阵列-CN202310674550.0在审
  • 刘美冬;陈昱煌;陈瑞隆;黄天辉 - 厦门半导体工业技术研发有限公司
  • 2023-06-08 - 2023-09-05 - G11C5/02
  • 本公开提供了一种存储器阵列,其特征在于,所述存储器阵列包括至少一个主阵列和至少一个伪阵列:所述主阵列与伪阵列相邻设置;所述伪阵列的至少一个阻变存储单元与相邻的主阵列的阻变存储单元共用同一位线;所述伪阵列的至少一个阻变存储单元的尺寸大于相邻的主阵列的阻变存储单元的尺寸;由于阻变存储单元尺寸越大对应的成型电压越低,更容易从高阻态转换为低阻态,而相邻的两个阻变存储单元中,其中一个为低阻态的情况下,另一个不可能为高阻态,如此,可以使主阵列的阻变存储单元初始态为高阻态,提升存储器阵列的良率。
  • 一种存储器阵列
  • [发明专利]一种基于柔性材料的堆叠模拟存储器-CN202010281703.1有效
  • 马顺利;余浩;任俊彦 - 复旦大学
  • 2020-04-11 - 2023-09-05 - G11C5/02
  • 本发明属于存储器技术领域,具体为一种基于柔性材料的堆叠模拟存储器。本发明堆叠模拟存储器由多个时序单元电路和存储单元电路堆叠而成;存储单元电路由NMOS管和电容组成,其栅极作为控制端,输出信号保存在电容极板和输出端上;时序单元电路由四个NMOS管构成,上面两个NMOS管的栅极作为控制端,下面第一个NMOS管的栅极为信号输入端,第二NMOS管的源极为信号的输出端,上面第一个NMOS管的源极连接下面第二个NMOS管的栅极;时序单元电路的输出端连接存储单元电路的控制端,各存储单元的输入端连接同一个输入信号,各存储单元电路的输出端输出不同模拟信号。本发明易于集成实现堆叠,存储密度高,可应用于可穿戴设备当中。
  • 一种基于柔性材料堆叠模拟存储器
  • [发明专利]一种存储结构、存储器、存储系统以及存储单元排列方法-CN202310353101.6在审
  • 吕震宇 - 温州核芯智存科技有限公司
  • 2023-04-04 - 2023-08-15 - G11C5/02
  • 本发明公开了一种存储结构、存储器、存储系统以及存储单元排列方法,本发明基于对特定的主动区本身构造的设计以及对多个主动区的整体排布设计形成存储结构,基于存储结构形成存储器,并基于存储器形成存储系统。所述主动区的两端分别具有第一位置和第二位置,且两者之间设置有第三位置,两者所在直线为第一方向线,所述第一方向线与所述存储结构的位线之间的夹角α不等于0;触点分别设置于所述主动区的第一位置、第二位置和第三位置上。因此,本发明通过对单个主动区本身的构造设计以及对多个主动区的整体排布设计,缩小了存储单元的面积,在符合CMOS产线设计规则的情况下提高了存储密度。便于通过CMOS产线来生产高密度的存储器芯片。
  • 一种存储结构存储器存储系统以及单元排列方法
  • [发明专利]一种用于内存计算的电路结构-CN202010224134.7有效
  • 赖振安;陈俊晟;黄召颖 - 上海华力集成电路制造有限公司
  • 2020-03-26 - 2023-08-15 - G11C5/02
  • 本发明涉及一种用于内存计算的电路结构。该电路结构包括多个八管静态随机存取存储器、四条位线、两条字线,以及方向配置电路。每一八管静态随机存取存储器包括两组读写双向端口、两个字线端口及两个方向配置端口。每组所述读写双向端口的第一读写端口与第二读写端口的数据反相。各位线连接对应处理器,并按行方向和列方向连接各八管静态随机存取存储器的对应读写双向端口的各读写端口。各字线连接对应处理器,并连接各八管静态随机存取存储器的对应字线端口。方向配置电路连接各八管静态随机存取存储器的各方向配置端口,配置用于激活各八管静态随机存取存储器的任一方向配置端口,以进行各八管静态随机存取存储器在对应方向的逻辑运算。
  • 一种用于内存计算电路结构
  • [发明专利]存储单元、存储的方法、存储阵列、存储器及其制备方法-CN202211442822.6有效
  • 闫锋;沈凡翔;卜晓峰;马浩文 - 南京大学
  • 2022-11-16 - 2023-08-11 - G11C5/02
  • 本公开提供了一种存储单元、存储的方法、存储阵列、存储器及其制备方法。所述方法采用至少一个三维动态随机存储单元,在选定的用于存储信息的栅极层上施加适当的电压,使栅极层控制的电荷耦合层进行信息的动态随机存储,并且使第一和第二掺杂类型材料层配合对涉及的信息进行写入和复位;在选定的用于读出的栅极层上施加适当的电压,使栅极层控制的信号读取层的导通能力改变,使第三和第四掺杂类型分别作为信号读取层的源和漏,读出与信息有关的电压或电流;对多个栅极层上所存储的信息进行垂直方向上逐层或水平方向上逐区堆叠的方式进行信息存储。根据本公开提供的方法可以实现写入通路与读取通路的分离,具有高存储密度、高速且低功耗等特点。
  • 存储单元方法阵列存储器及其制备

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