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[发明专利]一种半导体存储器件-CN201911406444.4在审
发明人：连捷坤;龚著浩 -专利权人：福建省晋华集成电路有限公司
申请日： 2019-12-31 - 公布日： 2021-07-16 - 主分类号： G11C5/02 文献下载
摘要：本发明公开了一种半导体存储器件，其包括单元垫阵列，第一读出放大器阵列以及第二读出放大器阵列，其中单元垫阵列包括呈矩阵排布的多个单元垫；位于单元垫阵列的第一列奇数行的单元垫与同一列相邻的单元垫两两最对，成对的单元垫通过一个第一读出放大器阵列电连接；位于单元垫阵列的最后一列奇数行的单元垫与同一列相邻的单元垫两两最对，成对的单元垫通过一个第二读出放大器阵列电连接。从而通过将位于单元垫阵列边缘的单元垫两两组队，可以有效利用边缘单元垫靠外侧一半的单元垫上的电流存储面积和容量，从而可以在相对于现有技术相同面积的情况下，提高电路存储面积的利用率并扩大记忆体容量。
一种半导体存储器件

[发明专利]集成电路结构和存储器-CN202010036694.X在审
发明人：张良 -专利权人：长鑫存储技术有限公司
申请日： 2020-01-14 - 公布日： 2021-07-16 - 主分类号： G11C5/02 文献下载
摘要：本公开提供了一种集成电路结构和存储器，涉及半导体存储器技术领域。该集成电路结构包括：焊盘区域，包括沿目标方向配置的多个信号焊盘；电路区域，设于所述焊盘区域的一侧，包括沿所述目标方向配置的且分别与各所述信号焊盘对应连接的多个输入/输出电路模块，各所述输入/输出电路模块用于实现输入信号的采样操作并将采样结果写入存储阵列，以及读出所述存储阵列存储的数据；其中，所述电路区域沿所述目标方向的尺寸小于所述焊盘区域沿所述目标方向的尺寸。本公开可以提高存储器写操作的性能。
集成电路结构存储器

[发明专利]半导体存储装置-CN202110395832.8在审
发明人：二山拓也 -专利权人：东芝存储器株式会社
申请日： 2016-01-13 - 公布日： 2021-07-13 - 主分类号： G11C5/02 文献下载
摘要：一实施方式的半导体存储装置具备行解码器及存储单元阵列，所述存储单元阵列具备第1功能块。第1功能块具备：第1区域(CEL)；第2区域(WLHU)，在第1方向(Y方向)上与第1区域(CEL)相邻；及第3区域(CNCT)，连接第1区域(CEL)与第2区域(WLHU)。存储单元阵列还具备：第1绝缘层(730)，填埋第1区域(CEL)与第2区域(WLHU)之间的第1槽(DY)，且与第3区域(CNCT)相接；第1接触插塞(CP12)，设置在第1绝缘层(730)中，且与行解码器电连接；及第1配线层(IC1)，连接选择栅极线(SGD)与第1接触插塞(CP12)。
半导体存储装置

[发明专利]具有芯片ID生成电路的半导体器件及多芯片封装-CN201610917264.2有效
发明人：卢亮均;柳济民;金玄基;郑伦在 -专利权人：三星电子株式会社
申请日： 2016-10-20 - 公布日： 2021-07-13 - 主分类号： G11C5/02 文献下载
摘要：提供了一种包括芯片标识(ID)生成电路的半导体器件。半导体器件可以是包括多个存储芯片的多芯片封装，并且每个存储芯片包括被配置为选择性地修改相应存储芯片的芯片ID的芯片ID生成电路。芯片ID生成电路通过使用模式寄存器测试存储芯片的芯片ID来确定存储芯片的芯片ID，并且通过使用至少两个熔断组来选择性地编程存储芯片的芯片ID。当存储芯片被确定为有缺陷的芯片或者被选择为停止其使用时，芯片ID生成电路可以阻止存储芯片的芯片ID的输出。
具有芯片 id 生成电路半导体器件封装

[发明专利]在硅衬底和封装衬底上耦合高带宽存储器设备的技术-CN202010998120.0在审
发明人： C·J·赵;J·A·麦考尔;S·富岛;G·韦尔吉斯;K·S·贝恩斯 -专利权人：英特尔公司
申请日： 2020-09-21 - 公布日： 2021-07-09 - 主分类号： G11C5/02 文献下载
摘要：公开了用于将高带宽存储器设备耦合在硅衬底和封装衬底上的技术。示例包括基于操作模式选择性地激活在高带宽设备的逻辑层的底侧上的输入/输出(I/O)触点或者命令和地址(CA)触点。I/O触点和CA触点用于经由一个或多个数据通道对包括在所述高带宽存储器设备中的一个或多个存储器设备进行存取。
衬底封装耦合带宽存储器设备技术

[发明专利]存储装置、存储系统和操作该装置的方法-CN201610004085.X有效
发明人：金东昱;李珍浩 -专利权人：三星电子株式会社
申请日： 2016-01-04 - 公布日： 2021-07-06 - 主分类号： G11C5/02 文献下载
摘要：提供了存储装置、存储系统和操作该装置的方法。一种操作包括多个随机存取存储器(RAM)芯片的存储装置的方法包括：输入读取命令；从所述多个随机存取存储器芯片中的每个随机存取存储器芯片读取包括与读取命令对应的第一块数据的多条块数据；通过组合从每个RAM芯片读取的多条块数据来产生二维(2D)数据；通过利用2D数据处理读取命令。
存储装置存储系统操作方法

[发明专利]半导体器件和控制半导体器件的方法-CN202011252181.9在审
发明人：铃木润一 -专利权人：瑞萨电子株式会社
申请日： 2020-11-11 - 公布日： 2021-05-28 - 主分类号： G11C5/02 文献下载
摘要：根据本公开的各实施例涉及半导体器件和控制半导体器件的方法。电连接至存储器单元的开关电路的占用面积被减小，以减小半导体器件的尺寸。根据一个实施例的半导体器件包括：半导体衬底上的存储器单元；以及半导体芯片，电连接至存储器单元的开关电路被形成在该半导体芯片中，其中开关电路包括电连接至存储器单元的第二晶体管，并且第二晶体管包括通过第三栅极绝缘膜被形成在半导体衬底上的第二字栅极和通过第四栅极绝缘膜被形成在半导体衬底上的第二耦合栅极，第四栅极绝缘膜具有比第三栅极绝缘膜的厚度大的厚度，其中当电流被施加至存储器单元时，比施加至第二字栅极的电压高的电压被施加至第二晶体管的第二耦合栅极。
半导体器件控制方法

[实用新型]DDR3存储器-CN202021835752.7有效
发明人：颜军;占连样;颜志宇;龚永红;王烈洋;汤凡;陈像;蒲光明;陈伙立;骆征兵 -专利权人：珠海欧比特宇航科技股份有限公司
申请日： 2020-08-28 - 公布日： 2021-05-11 - 主分类号： G11C5/02 文献下载
摘要：本实用新型公开了一种DDR3存储器，包括：功能板、底板及灌封层。功能板上设有若干DDR3芯片及若干电阻，若干DDR3芯片的数据组信号线、时钟信号线、地址信号线及控制信号线分别对应并联，若干DDR3芯片的地址信号线及控制信号线分别通过若干电阻与终端电压电性连接。底板设置于功能板下方，底板底面焊接有若干引脚。若干引线桥分别设置于功能板上及底板上，与若干DDR3芯片、若干电阻以及若干引脚对应电性连接。灌封层将底板及功能板灌封于内，引脚延伸出灌封层的表面。根据上述技术方案的DDR3存储器，地址信号线及控制信号线内部上拉至终端电压，使用时无需在外部再设置电阻将地址信号线及控制信号线上拉，降低布线难度，节约设计时间。
ddr3 存储器

[实用新型]半导体存储器-CN202022019711.7有效
发明人：冀康灵;李红文 -专利权人：长鑫存储技术有限公司
申请日： 2020-09-14 - 公布日： 2021-05-11 - 主分类号： G11C5/02 文献下载
摘要：本申请实施例涉及一种半导体存储器，包括：多个存储阵列；至少一个校验模块，每个校验模块均与多个存储阵列相对应，校验模块用于校验对应的存储阵列的数据信息是否发生错误，每个校验模块均连接有一组全局数据总线；多个选通电路，选通电路分别与存储阵列和全局数据总线连接，选通电路用于控制连接的全局数据总线和存储阵列之间的数据传输路径的通断。本申请实施例的校验模块只需对实时进行读取的校验模块的数据信息进行校验，因此，本申请实施例的半导体存储器可以在采用较少数量的校验模块的情况下，确保每次数据信息的读取都进行了有效校验，从而提供了一种校验模块占据空间较小的半导体存储器。
半导体存储器

[实用新型]存储模块-CN202021198806.3有效
发明人：郑宗宝;张治强 -专利权人：广东长兴半导体科技有限公司
申请日： 2020-06-24 - 公布日： 2021-05-11 - 主分类号： G11C5/02 文献下载
摘要：本实用新型公开了一种存储模块，包括线路板，所述线路板上焊接有控制芯片、多个存储芯片和电源芯片，所述控制芯片与存储芯片连接，还包括连接器，所述连接器与线路板配套，所述连接器与线路板焊接在一起，所述电源芯片分别与存储芯片和控制芯片连接并为其供电。本实用新型的有益效果是，适用性强，成本低。
存储模块

[发明专利]优化Nor Flash存储阵列面积的相关方法及系统-CN201910450923.X有效
发明人：冯一飞;王志刚 -专利权人：珠海创飞芯科技有限公司
申请日： 2019-05-28 - 公布日： 2021-05-07 - 主分类号： G11C5/02 文献下载
摘要：本发明公开了一种优化Nor Flash存储阵列面积的版图布局方法及系统、Nor Flash存储器的制备方法，有效的将较大比特的待优化Nor Flash存储阵列版图优化为较小比特的目标Nor Flash存储阵列版图，进而通过目标Nor Flash存储阵列版图制作Nor Flash存储器时，在保证缩小目标Nor Flash存储阵列版图的面积基础上，缩小了Nor Flash存储器的芯片尺寸；并且由于目标Nor Flash存储阵列版图与待优化Nor Flash存储阵列版图的存储阵列的方向一致性，可以采用同样设备进行流片而无需设计新的流片设备，有效的降低了制备费用。
优化 nor flash 存储阵列面积相关方法系统

[发明专利]用于集成电路存储器装置中的电压驱动器协调的两阶段信令-CN202011129191.3在审
发明人： N·J·希罗奇卡;崔铭栋 -专利权人：美光科技公司
申请日： 2020-10-21 - 公布日： 2021-04-23 - 主分类号： G11C5/02 文献下载
摘要：本申请案涉及用于集成电路存储器装置中的电压驱动器协调的两阶段信令。本发明揭示一种集成电路存储器装置，其具有：存储器单元；电路贴片，其配置在集成电路裸片上；多个相邻贴片，其经配置在所述集成电路裸片上；从所述电路贴片分别到所述相邻贴片的第一连接件；多个周围贴片，其经配置在所述集成电路裸片上；及从所述相邻贴片到所述周围贴片的第二连接件。在判定是否对未选择的存储器单元施加将由所述相邻贴片及所述周围贴片驱动的补偿电压以至少部分补偿由所述电路贴片施加在一或多个选定存储器单元上的电压增加时，所述电路贴片通过所述第一连接件与所述相邻贴片通信，且通过所述第一连接件、所述相邻贴片及所述第二连接件与所述周围贴片通信。
用于集成电路存储器装置中的电压驱动器协调阶段

[发明专利]3D NAND闪存的操作方法和3D NAND闪存-CN202080000661.8有效
发明人：黄开谨;闾锦;刘刚 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-23 - 公布日： 2021-04-16 - 主分类号： G11C5/02 文献下载
摘要：一种用于具有多条位线的3D NAND闪存的操作方法，其中，多条位线包括多个层，该操作方法包括：将3D NAND闪存的多条位线的多个上层定义为多个上部选择栅极，并将3D NAND闪存的多条位线的顶层定义为顶部虚设层；以及在编程时，在所述多条位线的选择位线的第一顶部虚设层上施加第一电压，以导通所述多条位线的所述选择位线的所述第一顶部虚设层。
nand 闪存操作方法

[发明专利]具有偏移消除的读出放大器和存储器装置-CN201911214606.4有效
发明人：金泳旭;权赫准;韩相根;元福渊 -专利权人：三星电子株式会社
申请日： 2017-10-23 - 公布日： 2021-04-13 - 主分类号： G11C5/02 文献下载
摘要：本申请提供一种存储器装置和读出放大器，读出放大器包括读出放大单元、第一隔离单元和第二隔离单元以及第一偏移消除单元和第二偏移消除单元。读出放大单元包括第一P型金属氧化物半导体(PMOS)晶体管、第二PMOS晶体管、第一N型金属氧化物半导体(NMOS)晶体管和第二NMOS晶体管。在读出放大器的布局中，第一PMOS晶体管和第二PMOS晶体管设置在读出放大器的中部区域，第一NMOS晶体管和第二NMOS晶体管设置在读出放大器的彼此相对侧，第一隔离单元和第一偏移消除单元设置在第一PMOS晶体管和第一NMOS晶体管之间，并且第二隔离单元和第二偏移消除单元设置在第二PMOS晶体管和第二NMOS晶体管之间。在其他布局中，可以掉换PMOS晶体管和NMOS晶体管的位置。
具有偏移消除读出放大器存储器装置

[发明专利]卡型固态驱动器-CN202011030341.5在审
发明人：李仁宰;宋生燮;鞠旼暻;郑锜泓 -专利权人：三星电子株式会社
申请日： 2020-09-27 - 公布日： 2021-04-02 - 主分类号： G11C5/02 文献下载
摘要：本发明公开一种卡型固态驱动器(SSD)，该卡型SSD包括：基板，具有插入边缘、第一边缘和第二边缘，其中第一边缘和第二边缘与插入边缘相邻；在第一边缘上的突起；第一列端子，与插入边缘相邻并包括第一电源端子和第一数据端子；第二列端子，比第一列端子离插入边缘更远，并包括第二电源端子和第二数据端子；以及第三列端子，比第二列端子离插入边缘更远，并包括第三电源端子和命令端子，其中第一电源端子、第二电源端子和第三电源端子沿着第一边缘布置。
固态驱动器