[发明专利]一种半导体器件及其制作方法

说明书

本发明公开了一种半导体器件及其制作方法，属于半导体技术领域。所述半导体器件包括：衬底；多个垂直沟道，设置在所述衬底上；多层栅极结构，堆叠在所述衬底上，且所述栅极结构环绕所述垂直沟道设置；多层源/漏连接层，堆叠在所述衬底上，所述源/漏连接层与所述栅极结构呈间隔堆叠；介质层，设置在所述衬底与相邻的所述源/漏连接层之间，以及所述源/漏连接层与相邻的所述栅极结构之间；以及导电插塞，与所述源/漏连接层和所述栅极结构连接。通过本发明提供的一种半导体器件及其制作方法，提高半导体器件的生产效率。

技术领域

本发明属于半导体技术领域，特别涉及一种半导体器件及其制作方法。

背景技术

金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOS）具有电压驱动激励功率小、少数载流子的存储效果好、速度高、没有次击穿现象、并联工作容易以及热稳定性好等特性，广泛应用于开关电源、电机控制领域、汽车领域及航空航天领域等。但目前MOS晶体管主要为平面器件。增加MOS晶体管数量就势必要减少单个MOS晶体管的尺寸，以节约面积减少成本并降低能耗，而目前MOS晶体管尺寸已经接近极限，且到达10nm以下的制作过程，还需要用到极紫外（Extreme Ultra-violet，EUV）光刻机等尖端设备，设备成本及研发难度越来越高，限制MOS晶体管的生产产能。

发明内容

本发明的目的在于提供一种半导体器件及其制作方法，通过本发明提供的半导体器件及其制作方法，形成立体堆叠的半导体器件，提高半导体器件的生产效率。

为解决上述技术问题，本发明是通过以下技术方案实现的：

本发明提供一种半导体器件，包括：

衬底；

多个垂直沟道，设置在所述衬底上；

多层栅极结构，堆叠在所述衬底上，且所述栅极结构环绕所述垂直沟道设置；

多层源/漏连接层，堆叠在所述衬底上，所述源/漏连接层与所述栅极结构呈间隔堆叠；

介质层，设置在所述衬底与相邻的所述源/漏连接层之间，以及所述源/漏连接层与相邻的所述栅极结构之间；以及

导电插塞，与所述源/漏连接层和所述栅极结构连接。

在本发明一实施例中，所述垂直沟道上设置掺杂区，所述掺杂区与所述源/漏连接层连接。

在本发明一实施例中，所述垂直沟道为圆柱形体硅或空心圆筒形全耗尽结构中的一种。

在本发明一实施例中，多个所述垂直沟道呈正方向排列、矩形排列或三角形排列。

在本发明一实施例中，单层所述多层源/漏连接层的厚度为20nm~30nm。

在本发明一实施例中，所述栅极结构与所述介质层之间设置栅极介质层，所述栅极介质层为高介电常数的介质材料。

本发明还提供一种半导体器件的制作方法，包括以下步骤：

提供一衬底；

在所述衬底上形成多个垂直沟道；

在所述衬底上形成多层栅极结构，且所述栅极结构环绕所述垂直沟道设置；

在所述衬底上形成多层源/漏连接层，且所述源/漏连接层与所述栅极结构呈间隔堆叠；

在所述衬底上形成介质层，所述介质层设置在所述衬底与相邻的所述源/漏连接层之间以及相邻所述源/漏连接层与所述栅极结构之间；以及

在所述衬底上形成导电插塞，所述导电插塞与所述源/漏连接层和所述栅极结构连接。

在本发明一实施例中，所述制作方法包括以下步骤：

在所述衬底上形成第一介质层、第一牺牲层、第二介质层和第二牺牲层的叠层结构；

在所述衬底上形成多层所述叠层结构；以及