[发明专利]其中具有单元阵列区和外围区的半导体器件

说明书

本发明公开了一种半导体器件，该半导体器件包括基板，该基板在其中具有彼此间隔开的第一有源图案和第二有源图案。第一有源图案具有相对于第二有源图案的顶表面升高的顶表面。沟道半导体层提供在第一有源图案的顶表面上。在沟道半导体层上提供包括第一绝缘图案的第一栅极图案。在第二有源图案的顶表面上提供第二栅极图案，该第二栅极图案包括具有比第一绝缘图案的厚度大的厚度的第二绝缘图案。

技术领域

本公开涉及半导体器件和制造半导体器件的方法。

背景技术

半导体器件由于其小尺寸、多功能特性和/或低制造成本而广泛用于电子产业。半导体器件可以被分类为用于存储逻辑数据的半导体存储器件、用于处理逻辑数据的半导体逻辑器件、和既具有半导体存储器件的功能又具有半导体逻辑器件的功能的混合半导体器件。

随着已经需求高速度和/或低功率的电子装置，也已经需求在其中使用的高速度和/或低电压的半导体器件，并且已经要求高度集成的半导体器件以满足这些需求。然而，随着半导体器件的集成密度增大，半导体器件的电特性和制造良率可能降低。因此，已经追求用于改善半导体器件的电特性和制造良率的技术。

发明内容

发明构思的实施方式可以提供具有改善的电特性和可靠性的半导体器件和制造半导体器件的方法。

根据一些实施方式，提供一种半导体器件，该半导体器件包括基板，该基板在其中具有彼此间隔开的第一有源图案和第二有源图案。第一栅极图案提供在第一有源图案上，沟道半导体层提供在第一有源图案和第一栅极图案之间。第二栅极图案提供在第二有源图案上。第一栅极图案可以包括在沟道半导体层上的第一绝缘图案，第二栅极图案可以包括在第二有源图案上的第二绝缘图案。第二绝缘图案的厚度可以大于第一绝缘图案的厚度，第一有源图案的顶表面可以位于比第二有源图案的顶表面高的水平。

根据另一些实施方式，提供一种半导体器件，该半导体器件包括在其中具有彼此间隔开的第一至第四有源图案的基板。第一至第四栅极图案分别提供在第一至第四有源图案上。提供沟道半导体层，其在第三有源图案和第三栅极图案之间延伸。第一栅极图案可以包括依次堆叠在第一有源图案上的第一绝缘图案、第一高k电介质图案和第一导电图案。第二栅极图案可以包括依次堆叠在第二有源图案上的第二绝缘图案、第二高k电介质图案和第二导电图案。第三栅极图案可以包括依次堆叠在沟道半导体层上的第三绝缘图案、第三高k电介质图案和第三导电图案。第四栅极图案可以包括依次堆叠在第四有源图案上的第四绝缘图案、第四高k电介质图案和第四导电图案。第二绝缘图案和第四绝缘图案中的每个的厚度可以大于第一绝缘图案和第三绝缘图案中的每个的厚度，第三有源图案的顶表面可以位于比第二有源图案和第四有源图案中的每个的顶表面高的水平。

根据另一实施方式，一种半导体器件可以包括基板，该基板具有在单元阵列区上的单元有源图案以及在单元阵列区附近在外围区上彼此间隔开的第一外围有源图案和第二外围有源图案。字线提供在基板上，其与单元有源图案交叉。位线提供在基板上，其与字线交叉。提供位线接触，其在每个单元有源图案的中心部分上延伸，并且连接到每条位线。存储节点接触提供在每个单元有源图案的两个端部的每个上，落着焊盘提供在存储节点接触上。数据存储元件提供在落着焊盘上。第一外围栅极图案提供在第一外围有源图案上。沟道半导体层提供在第一外围有源图案和第一外围栅极图案之间，第二外围栅极图案提供在第二外围有源图案上。第一外围栅极图案可以包括在沟道半导体层上的第一外围绝缘图案，第二外围栅极图案可以包括在第二外围有源图案上的第二外围绝缘图案。第二外围绝缘图案的厚度可以大于第一外围绝缘图案的厚度，第一外围有源图案的顶表面和单元有源图案的顶表面可以位于比第二外围有源图案的顶表面高的水平。