[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其形成方法包括：形成衬底上的栅极结构、栅极结构一侧的体区内的源极和栅极结构另一侧的漂移区内的漏极，漂移区内还具有第一轻掺杂区，第一轻掺杂区包围漏极且与漏极相接触，部分栅极结构位于第一区上，且另一部分栅极结构层还位于第二区上，体区具有第一导电类型，漂移区、第一轻掺杂区、源极和漏极具有第二导电类型，第一导电类型与第二导电类型不同，漂移区具有第一掺杂浓度，漏极具有第二掺杂浓度，第一轻掺杂区具有第三掺杂浓度，第一掺杂浓度低于第三掺杂浓度，第三掺杂浓度低于第二掺杂浓度，有利于提升器件的性能。

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。

背景技术

采用BCD(Bipolar/CMOS/DMOS)工艺制造的器件广泛应用于电源管理、显示驱动、汽车电子、工业控制等领域。目前高压BCD工艺中，常用LDMOS器件(Lateral Double-Diffused Metal Oxide Semiconductor Field Effect Transistor，横向双扩散金属氧化物半导体场效应晶体管)提供耐压，LDMOS器件由于电流在器件表面横向流动的特点，使其与CMOS器件工艺兼容性好。同时相比于传统功率器件来说，LDMOS器件因其击穿电压高、导通电阻低的良好特性而广泛应用。

由于BCD工艺一般需要覆盖的电压范围较广阔，比如5-24V，为了满足高电压段的击穿电压(Breakdown Voltage，BV)性能的需求，通常采用较低的漂移区浓度，但此时低电压段的性能便会有相应损失，例如：1)会造成5-9V低压器件的线性电流(Idlin)偏低；2)由于基区展宽效应(Krik效应)，导致器件开启击穿电压(ONBV)降低；3)由于漏极/漂移区的结突变，导致器件的HCI特性较差等。

因此，现有BCD工艺形成的LDMOS器件需进一步改进。

发明内容

本发明解决的技术问题是提供一种半导体结构的形成方法，能够改善半导体结构性能。

为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括相邻的第一区和第二区；位于所述衬底上的栅极结构，部分所述栅极结构位于所述第一区上，且另一部分所述栅极结构层还位于所述第二区上；位于所述第一区内的体区，所述体区具有第一导电类型；位于所述第二区内的漂移区，所述漂移区具有第二导电类型，所述第一导电类型与所述第二导电类型不同，所述漂移区具有第一掺杂浓度；位于所述栅极结构两侧的所述衬底内的漏极和源极，所述源极位于所述体区内，所述漏极位于所述漂移区内，所述源极和所述漏极具有第二导电类型，所述漏极具有第二掺杂浓度；位于所述漂移区内的第一轻掺杂区，所述第一轻掺杂区包围所述漏极且与所述漏极相接触，所述第一轻掺杂区具有第二导电类型，所述第一轻掺杂区具有第三掺杂浓度，所述第一掺杂浓度低于所述第三掺杂浓度，所述第三掺杂浓度低于所述第二掺杂浓度。

可选的，所述栅极结构包括栅氧层和位于所述栅氧层上的栅极层。

可选的，所述栅极结构还包括介质层，所述介质层位于部分所述栅极层表面，且向所述漏极的方向延伸至所述衬底表面。

可选的，在沿所述衬底表面方向上，所述第一轻掺杂区距离所述栅极结构的尺寸范围为0μm至3μm。

可选的，所述介质层的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种。

可选的，所述第三掺杂浓度范围为5E15 atom/cm³至1E17 atom/cm³。

可选的，所述第一轻掺杂区的掺杂深度范围为30nm至250nm；所述第一轻掺杂区的掺杂宽度范围为160nm至1000nm。

可选的，所述衬底上还包括第三区；所述第三区上具有CMOS器件。