[发明专利]碳化硅外延基板及其制造方法

说明书

本发明提供能够使高品质的碳化硅单晶快速生长的碳化硅单晶的制造方法。碳化硅外延基板(10)包括具有第一面的碳化硅基板(20)和位于第一面的碳化硅外延层(30)，第一面(20a)为(000－1)C面，在碳化硅外延层的上表面(30a)，线状表面缺陷密度小于1.0cm^‑2，并且叠层缺陷密度小于1.2cm^‑2。

技术领域

本发明涉及碳化硅外延基板及其制造方法。

背景技术

碳化硅(SiC)半导体具有比硅半导体大的绝缘击穿电场强度、电子饱和漂移速度和导热系数。因此，碳化硅半导体，作为与现有的硅器件相比可以实现能够以高温、快速进行大电流动作的功率器件、并且实现以高效率驱动电动车和混合动力汽车等所使用的电动机的开关元件的半导体受到了关注。

碳化硅半导体即使是相同的化学组成，也存在叠层方向(＜0001＞方向)上的碳原子与硅原子的配置不同的多种的多型。另外，由于这些多型间的内部能量差小，因此单晶中容易生成异种多型，所生成的异种的多型形成位错或叠层缺陷(SF、Stacking Fault)。一般而言，碳化硅基板与硅基板等相比，包含这样的位错或叠层缺陷更多。因此，在使用碳化硅半导体制造开关元件等半导体器件的情况下，在碳化硅基板上形成这样的缺陷少的碳化硅外延层，在碳化硅外延层形成半导体器件的主结构。

然而，位错或叠层缺陷是扩展缺陷，在外延生长时，碳化硅基板的表面附近所产生的位错或叠层缺陷在碳化硅外延层传播，容易降低碳化硅外延层的结晶品质。因此，开发提高碳化硅基板自身的结晶品质的技术和形成高品质的碳化硅外延层的技术在碳化硅半导体器件的普及中是重要的。

叠层缺陷是面状的缺陷，是碳化硅外延层所生成的代表性的缺陷。另外，使用碳化硅半导体的双极器件包含基底面位错(Basal Plane Dislocation，简称为BPD)时，由于双极器件正向偏置，基底面位错扩展而形成叠层缺陷。叠层缺陷是高电阻，因此叠层缺陷增大时，器件的内部电阻也增大，因器件的电力损失而发热变大，其结果，存在器件击穿的可能性。这样的器件特性的变化作为双极劣化现象而被已知(非专利文献1)。因此，从电子器件的长期可靠性的观点考虑，需要抑制碳化硅外延生长膜中的基底面位错的发生，并且也需要抑制作为高电阻层的叠层缺陷的产生。

线状表面缺陷显现于碳化硅外延层的表面。表面线状缺陷有时伴随叠层缺陷，从而也优选抑制外延生长膜的线状表面缺陷的产生。

现有技术文献

专利文献

专利文献1：日本专利第6295969号说明书

专利文献2：日本专利第4539140号说明书

非专利文献

非专利文献1：大谷升，“功率器件用低电阻率SiC单晶开发的现状(パワーデバイス用低抵抗率SiC単結晶開発の現状)”，日本结晶生长学会志，Vol.45，No.3(2018)45－3－01

非专利文献2：石田夕起，“利用化学气相法的SiC快速外延生长技术的现状(化学気相法によるSiC高速エピタキシャル成長技術の現状)”，J.Vac.Soc.Jpn.，Vol.54，No.6，2011

非专利文献3：中村俊一、其他2名，“向4H－SiC{0001}附近面的同质外延生长(4H－SiC{0001}近傍面へのホモエピタキシャル成長)”，“材料”，J.Soc.Mat.Sci.，Japan，Vol.53，No.12，pp.1323－1327，Dec.2004

发明内容

发明所要解决的技术问题

本发明提供一种具有缺陷少的碳化硅外延层的碳化硅外延基板及其制造方法。

用于解决技术问题的技术方案