[发明专利]半导体器件及其制备方法

说明书

本申请提供一种半导体器件及其制备方法，涉及半导体技术领域，用于解决芯片的整体尺寸大，成本高的技术问题，该半导体器件包括衬底、设置在衬底上的第一电容结构和设置在第一电容结构上的第一介质层；第一介质层具有至少一个沟槽，第一电容结构包括上电极，沟槽暴露至少部分上电极；沟槽内具有至少两层金属层和至少一层第二介质层，金属层和第二介质层沿沟槽的深度方向依次交替设置，且第一电容结构的上电极与沟槽中的最底层的金属层连接；至少两层金属层和至少一层第二介质层形成至少一个第二电容结构，第二电容结构与第一电容结构并联连接。本申请能够增大半导体器件的电容，减小芯片的整体尺寸，降低成本。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。

背景技术

CMOS是Complementary Metal Oxide Semiconductor(互补金属氧化物半导体)的缩写，它是指制造大规模集成电路芯片用的一种技术或用这种技术制造出来的芯片，是电脑主板上的一块可读写的可存取芯片，主要用于存放数据。

相关技术中，为了增大芯片的存储容量，通常制作完半导体衬底的CMOS器件后，再在CMOS器件上制作金属层-层间介质层-金属层(Metal-insulator-Metal，简称MIM)电容器、MOS电容器以及PIP电容器等多个电容器，且多个电容器在芯片衬底上沿水平方向间隔排布，以增大芯片的电容。

然而，上述结构会导致芯片的整体结构增大，成本增高。

发明内容

鉴于上述问题，本申请实施例提供一种半导体器件及其制备方法，能够增大芯片的电容，减小芯片的整体尺寸，从而降低成本。

为了实现上述目的，本申请实施例提供如下技术方案：

第一方面，本申请实施例提供一种半导体器件，包括：衬底、设置在所述衬底上的第一电容结构和设置在所述第一电容结构上的第一介质层；所述第一介质层具有至少一个沟槽，所述第一电容结构包括上电极，所述沟槽暴露至少部分所述上电极；所述沟槽内具有至少两层金属层和至少一层第二介质层，所述金属层和所述第二介质层沿所述沟槽的深度方向依次交替设置，且所述第一电容结构的上电极与所述沟槽中的最底层的所述金属层连接；至少两层所述金属层和至少一层所述第二介质层形成至少一个第二电容结构，所述第二电容结构与所述第一电容结构并联连接。

作为一种可选的实施方式，所述第一电容结构还包括下电极和层间介质层，所述层间介质层设置在所述下电极和所述上电极之间；至少两层金属层包括沿所述沟槽的底部至顶部依次交替设置的第一金属层和第二金属层，各所述第一金属层互连且与所述上电极电连接，各所述第二金属层互连且与所述下电极电连接。

作为一种可选的实施方式，所述半导体器件还包括数个导电通孔，各所述第一金属层通过导电通孔互连且与所述上电极电连接，各所述第二金属层通过导电通孔互连且与所述下电极电连接；其中，一个所述金属层对应连接一个所述导电通孔。

作为一种可选的实施方式，各所述导电通孔包括通孔和填充在所述通孔内的金属塞，所述金属塞和所述通孔的孔壁之间还设有阻挡层。

作为一种可选的实施方式，所述下电极面向所述层间介质层的表面上具有数个间隔设置的第一凸起和第一凹陷。

作为一种可选的实施方式，所述上电极的下表面上与所述第一凹陷和所述第一凸起相对应的位置处具有第二凸起和第二凹陷，所述第二凹陷与所述第一凸起的形状大小相匹配，所述第二凸起与所述第一凹陷的形状大小相匹配。

与相关技术相比，本申请实施例提供的半导体器件至少具有如下优点：