[发明专利]半导体器件及其制作方法、存储器、存储系统及电子设备

说明书

本发明实施例涉及一种半导体器件及其制作方法、存储器、存储系统及电子设备，半导体器件包括：基底，基底表面上凸出形成至少两个间隔设置的鳍片；覆盖鳍片的顶壁和侧壁的栅极层；位于栅极层背离鳍片侧壁的侧表面上的第一绝缘层；以及，位于第一绝缘层背离栅极层的侧表面上的第二绝缘层，其中，第一绝缘层的介电常数小于第二绝缘层的介电常数，从而，在半导体器件中的FinFET尺寸缩小时，能够减小相邻FinFET的栅极之间的寄生电容，进而提高FinFET的产品性能，有利于减小存储器尺寸，并提高存储器性能。

【技术领域】

本发明实施例涉及半导体器件技术领域，具体涉及一种半导体器件及其制作方法、存储器、存储系统及电子设备。

【背景技术】

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transisto r，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，栅极对沟道的控制能力随之变差，更容易发生所谓的短沟道效应(short-channel effect s，SCE)。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Field-EffectTransistor,FinFET)。FinFET中，由于栅极从三面包围鳍部，故增大了栅极对沟道的控制面积，可以改善平面MOSFET存在的短沟道效应。但是，在减小FinFET的器件尺寸时，由于FinFET的栅极高度较高，且相邻晶体管的栅极之间的距离被减小了，会导致栅极之间的寄生电容随之增大，进而会对FinFET的性能造成影响。

【发明内容】

本发明实施例提供一种半导体器件及其制作方法、存储器、存储系统及电子设备，以减小相邻晶体管的栅极之间的寄生电容，进而提高FinFET的产品性能。

为了至少部分解决上述问题，本发明实施例提供了一种半导体器件，该半导体器件包括：基底，基底表面上凸出形成至少两个间隔设置的鳍片；栅极层，覆盖鳍片的顶壁和侧壁；第一绝缘层，位于栅极层背离鳍片侧壁的侧表面上；以及，第二绝缘层，位于第一绝缘层背离栅极层的侧表面上；其中，第一绝缘层的介电常数小于第二绝缘层的介电常数。

其中，第一绝缘层相对于基底表面的高度小于栅极层相对于所述基底表面的高度。

其中，位于相邻两个鳍片之间的第二绝缘层连接为一整体。

其中，位于相邻两个鳍片之间的第一绝缘层连接为一整体。

其中，第二绝缘层的厚度小于第一绝缘层的厚度。

其中，第二绝缘层的材料包括氮化硅。

其中，半导体器件还包括设于鳍片上的源极和漏极，栅极层不覆盖源极和漏极，且源极和漏极分别位于栅极层的相对两侧。

其中，半导体器件还包括设于鳍片上的轻掺杂源极和轻掺杂漏极，栅极层不覆盖轻掺杂源极和轻掺杂漏极，轻掺杂源极和轻掺杂漏极分别位于栅极层的相对两侧，且轻掺杂源极位于栅极层与源极之间，轻掺杂漏极位于栅极层与漏极之间。

其中，半导体器件还包括设置于基底表面上且位于鳍片周边的隔离层，隔离层相对于基底表面的高度小于鳍片相对于基底表面的高度。

其中，半导体器件还包括位于栅极层和鳍片之间的栅绝缘层。

其中，在基底表面上凸出形成多个间隔设置的鳍片时，多个间隔设置的鳍片等间隔分布。