[发明专利]晶圆结构及其制造方法

说明书

本申请实施例公开一种晶圆结构及制造方法，晶圆结构包括：基底、晶粒、切割道、测试元件组和第三测试元件，晶粒形成在基底中，切割道形成在基底中，并环绕晶粒；测试元件组设置在切割道中；测试元件组包括邻接的第一测试元件和第二测试元件，第一测试元件和/或第二测试元件上具有孔洞；第三测试元件设置在切割道中，且至少部分的第三测试元件设置在孔洞内。通过将第三测试元件设置在第一测试元件和/或第二测试元件上的孔洞内，在保证第一测试元件和第二测试元件邻接设置的基础上，还能够确保在测试元件组的区域内设置第三测试元件，这样相邻的第三测试元件之间的距离能够满足小于等于设定值，实现第三测试元件的均匀布置。

技术领域

本申请实施例涉及半导体技术领域，具体而言，涉及一种晶圆结构及其制造方法。

背景技术

当前，半导体芯片的制造大致可以分成两个过程：晶圆结构制备过程以及装配/测试过程。晶圆结构制备过程涉及制备含有多个集成电路的半导体晶圆结构，装配/测试过程涉及将半导体晶圆加工成期望形式的半导体产品。

一般来说，划片是组装/测试过程中的一个步骤，其将含有多个相同集成电路的半导体晶圆结构切割成各个半导体芯片。具体来说，划片是通过切割半导体晶圆结构来实现的。半导体晶圆结构被切割的区域通常被称为切割区。

在切割区中的切割道中常集成一个或多个测试元件组(Test Element Group，TEG)，以满足晶片允收测试(Wafer Acceptance Test，WAT)。

随着半导体制造工艺的日益成熟，晶圆结构的关键尺寸也越来越小，切割道的宽度也越来越窄。然而，在保证WAT测试的TEG的数量的基础上，切割道内的空间并不允许均匀地放置其他测试元件，进而影响其他测试工艺。

发明内容

本申请实施例提供一种晶圆结构及其制造方法，以解决相关技术中存在的测试元件布局不均匀的问题。

本申请实施例的晶圆结构，包括：基底、晶粒、切割道、测试元件组和第三测试元件，晶粒形成在所述基底中，切割道形成在所述基底中，并环绕所述晶粒；测试元件组设置在所述切割道中；所述测试元件组包括邻接的第一测试元件和第二测试元件，所述第一测试元件和/或所述第二测试元件上具有孔洞；第三测试元件设置在所述切割道中，且至少部分的所述第三测试元件设置在所述孔洞内。

根据本申请的一些实施例中，所述第一测试元件和所述第二测试元件均包括图案区和边界区，所述边界区设置在所述图案区的外周；

所述孔洞设置在所述边界区。

根据本申请的一些实施例中，所述第三测试元件的长度不大于所述边界区的长度。

根据本申请的一些实施例中，所述第一测试元件和所述第二测试元件上均设有所述孔洞，所述第一测试元件上的所述孔洞位于邻近所述第二测试元件的一侧，所述第二测试元件上的所述孔洞位于远离所述第一测试元件的一侧。

根据本申请的一些实施例中，所述第一测试元件上设有第一子孔洞，所述第二测试元件上设有第二子孔洞，所述第一子孔洞和所述第二子孔洞相连通形成所述孔洞。

根据本申请的一些实施例中，所述第一测试元件或所述第二测试元件上设有两个或两个以上的所述孔洞。

根据本申请的一些实施例中，所述切割道的宽度与所述第一测试元件的宽度和所述第三测试元件的宽度的关系为：

xb+yc＞a，且xb≤a；

其中，a为所述切割道的宽度，b为所述第一测试元件的宽度，c为所述第三测试元件的宽度，x为所述第一测试元件沿所述切割道长度方向的行数，x为大于或等于1的整数，y为所述第三测试元件沿所述切割道长度方向的行数，y为大于或等于1的整数。

根据本申请的一些实施例中，所述第一测试元件和所述第二测试元件的尺寸相同；