[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。三维存储器的制备方法包括：提供具有至少一个鳍部的半导体衬底；在所述半导体衬底的沟槽中形成隔离材料，以填充所述沟槽的至少一部分；在鳍部上形成栅极层，并在所述栅极层的顶面形成阻挡层；以及对所述半导体衬底进行第一离子注入，其中所述阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述栅极层。

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法。

背景技术

目前，在基于X-tacking架构的三维存储器(3D NAND)外围工艺中，随着堆叠层数的增加，对MOS区(如CMOS区)的面积的要求越来越苛刻。众多3D NAND生产商为了缩小MOS区的面积，均采用X-FET工艺，即将平面的存储器件做成三维的存储器件。

虽然，将X-FET工艺应用于3D NAND MOS工艺后，可以极大的缩小MOS区的面积，但是，随着半导体技术领域的发展，市场上对X-FET工艺下的MOS器件的性能的要求也逐步增加。例如，传统的X-FET工艺条件下的栅极层高度较大，尽管MOS区面积缩小了，但由于栅极层高度较大将会导致MOS器件性能较差，如运行速度较慢。此外，若仅减小栅极层的高度，可能会严重影响到其它工艺，例如在对高压区器件进行离子注入时，较薄的栅极层很大程度上会被离子击穿。

因此，如何在不影响其它工艺的基础上，将栅极层的高度减薄，是目前诸多半导体设计者亟待解决的难题之一。

发明内容

本申请提供了一种三维存储器的制备方法，该三维存储器的制备方法包括：提供具有至少一个鳍部的半导体衬底；在所述半导体衬底的沟槽中形成隔离材料，以填充所述沟槽的至少一部分；在鳍部上形成栅极层，并在所述栅极层的顶面形成阻挡层；以及对所述半导体衬底进行第一离子注入，其中所述阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述栅极层。

在一个实施方式中，所述鳍部包括：至少一个第一宽度的第一鳍部；以及至少一个第二宽度的第二鳍部，其中第一宽度大于第二宽度。

在一个实施方式中，所述半导体衬底包括高压器件区和低压器件区，所述第一鳍部设置于所述高压器件区，所述第二鳍部设置于所述低压器件区。

在一个实施方式中，在所述半导体衬底的沟槽中形成隔离材料，以填充所述沟槽的至少一部分包括：在所述高压器件区的、所述半导体衬底的沟槽中形成第一高度的隔离材料；以及在所述低压器件区的、所述半导体衬底的沟槽中形成第二高度的隔离材料，其中所述第一高度小于所述第二高度。

在一个实施方式中，在每个鳍部上形成栅极层，并在所述栅极层的顶面形成阻挡层包括：在所述衬底上形成初始栅极层，以填充所述沟槽且覆盖所述多个鳍部的顶面；在所述初始栅极层顶面形成初始阻挡层；以及去除部分所述初始栅极层和所述初始阻挡层，以在所述第一鳍部上形成第一栅极层，其中所述第一栅极层具有第三高度；在所述第二鳍部上形成第二栅极层，其中所述第二栅极层具有第四高度，所述第三高度大于所述第四高度；以及在所述第一栅极层和所述第二栅极层的顶面分别形成第一阻挡层和第二阻挡层。

在一个实施方式中，对所述初始栅极层进行平坦化处理。

在一个实施方式中，对所述半导体衬底进行第一离子注入，其中所述阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述栅极层包括：对所述高压器件区的、所述半导体衬底进行第一离子注入，其中所述第一阻挡层配置为在所述第一离子注入的过程中阻挡离子击穿所述第一栅极层。

在一个实施方式中，所述方法还包括：对所述低压器件区的、所述半导体衬底进行第二离子注入，其中所述第二离子的能量低于所述第一离子的能量。

在一个实施方式中，在对所述半导体衬底进行第一离子注入的步骤之后，所述方法还包括：去除所述第一阻挡层和所述第二阻挡层。

在一个实施方式中，所述第三高度小于或等于440埃；以及所述第四高度小于或等于70埃。