[发明专利]自对准图形工艺方法

说明书

本发明提供一种自对准图形工艺方法，涉及半导体制造技术领域，用于解决微小图案制作过程中，易造成尺寸失效和结构坍塌的问题，该工艺方法包括：在目标层上形成第一硬掩膜层、图案化的牺牲层和第二硬掩膜层，形成第一牺牲图案，第一牺牲图案中第二硬掩膜层的侧壁形成凹坑；在第一硬掩膜层和各第一牺牲图案上形成第一侧墙材料层，第一侧墙材料层具有嵌设在凹坑内的侧墙延伸部；去除部分第一侧墙材料层，保留各第一牺牲图案侧壁上的第一侧墙材料层；去除各第一牺牲图案中的牺牲层形成多个第一侧墙图案；将各第一侧墙图案转移以在目标层上形成目标图案。本发明用于改善制作微小图案时造成的尺寸失效和结构坍塌的问题。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种自对准图形工艺方法。

背景技术

在半导体器件制作工艺中，一些微小结构的制造，需要在半导体基底或者基底上形成的介质层等目标层中，利用光刻及刻蚀等制作工艺，形成具有精确尺寸的微小图案。

为达此目的，在传统的半导体技术中，在目标层之上形成掩膜层，以便先在该掩膜层中形成这些微小图案，随后将该图案转移至目标层。而随着集成电路的复杂化，这些微小图案的尺寸不断减小，而自对准双重图形技术(Self-Aligned Double Pattern，SADP)或自对准四重图形技术(Self-Aligned Quadruple Pattern，SAQP)是实现更小尺寸的图形的关键技术之一，以实现优异线宽和节距控制效果而被广泛应用于半导体器件的制造中。

然而，采用自对准图形技术，在目标层中形成微小图案的过程中，随着线宽尺寸的缩小容易造成微小图案的尺寸失效和结构坍塌的问题。

发明内容

鉴于上述问题，本发明实施例提供一种自对准图形工艺方法，用于改善采用自对准图形工艺方法加工微小图案时造成的尺寸失效和结构坍塌的问题，能够提高形成的微小图案的结构稳定性。

为了实现上述目的，本发明实施例提供如下技术方案：

本发明实施例提供一种自对准图形工艺方法，其包括：在目标层上依次形成层叠设置的第一硬掩膜层、第二硬掩膜层和牺牲层，所述第二硬掩膜层相对所述第一硬掩膜层具有高刻蚀选择比；图案化所述牺牲层和所述第二硬掩膜层，形成多个第一牺牲图案，各所述第一牺牲图案中所述第二硬掩膜层的侧壁形成有向第二硬掩膜层内凹陷的凹坑；在所述第一硬掩膜层和各所述第一牺牲图案上形成第一侧墙材料层，所述第一侧墙材料层具有嵌设在所述凹坑内的侧墙延伸部；去除所述第一牺牲图案顶部的所述第一侧墙材料层，以及去除位于相邻两个所述第一牺牲图案之间且位于所述第一硬掩膜层顶部的所述第一侧墙材料层，保留各所述第一牺牲图案侧壁上的所述第一侧墙材料层；去除各所述第一牺牲图案中的所述牺牲层，暴露各所述第一牺牲图案中的第二硬掩膜层，形成多个第一侧墙图案；将各所述第一侧墙图案转移至所述第一硬掩膜层，并去除所述第一侧墙图案；以所述第一硬掩膜层作为掩膜，图案化所述目标层，以在所述目标层上形成目标图案。

如上所述的自对准图形工艺方法中，所述第二硬掩膜层和所述第一硬掩膜层的刻蚀选择比为2:1～10:1。

侧墙材料层，保留各所述第一牺牲图案侧壁上的所述第一侧墙材料层；去除各所述第一牺牲图案中的所述牺牲层，暴露各所述第一牺牲图案中的第二硬掩膜层，形成多个第一侧墙图案；将各所述第一侧墙图案转移至所述第一硬掩膜层，并去除所述第一侧墙图案；以所述第一硬掩膜层作为掩膜，图案化所述目标层，以在所述目标层上形成目标图案。

如上所述的自对准图形工艺方法中，所述第二硬掩膜层和所述第一硬掩膜层的刻蚀选择比为2:1～10:1。

如上所述的自对准图形工艺方法中，所述第一硬掩膜层为氮氧化硅层，且含氧量大于含氮量。

如上所述的自对准图形工艺方法中，所述第二硬掩膜层为氮氧化硅层，且所述第一硬掩膜层的含氮量大于含氧量。

如上所述的自对准图形工艺方法中，所述第一硬掩膜层的厚度大于第二硬掩膜层的厚度。