[发明专利]半导体存储装置及其制造方法

说明书

实施方式提供一种可减少因构造或材料不同可能产生的变形的半导体存储装置及其制造方法。实施方式的半导体存储装置具备：积层体，交替逐层积层着多个导电层与多个绝缘层；多个第1板状部，是将所述积层体在它的积层方向贯通，同时在与所述积层方向交叉的第1方向横穿所述积层体的第1板状部，且空开间隙沿第1方向排列。

相关申请

本申请享有以日本专利申请2020-153342号(申请日：2020年9月11日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的所有内容。

技术领域

本发明的实施方式涉及一种半导体存储装置及其制造方法。

背景技术

例如，在具有3维构造的半导体存储装置中，具有交替逐层积层着多个导电层与多个绝缘层的积层体、及贯通积层体，沿积层体的积层方向设置着多个存储单元的存储器柱。这种半导体存储装置中，多个导电层作为存储单元的字线发挥功能。且，积层体的端部形成为将各导电层设为台阶面的阶梯形状，对作为所述台阶面的导电层连接接点。由于这种阶梯形状会降低字线的电阻，使半导体存储装置的动作高速化，所以倾向于设置在存储器柱形成的存储单元区域的中央部而非积层体的端部。

另一方面，倾向于将控制各存储单元的外围电路设置在存储单元区域下方。这是为了避免存储容量降低，且减小芯片面积。所述情况下，连接外围电路与存储单元区域上方的布线的贯通接点以贯通设置在存储单元区域内的绝缘部的方式设置。

因此，在存储单元区域，导电层与绝缘层的积层体、及无导电层的绝缘部混存。在这种绝缘部与积层体混存的情况下，有因源自材料不同的应力，导致各自变形的情况。

发明内容

本发明要解决的问题在于提供一种可降低因构造或材料不同而可能产生的变形的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备：积层体，交替逐层积层着多个导电层与多个绝缘层；多个第1板状部，是将所述积层体在它的积层方向贯通，同时在与所述积层方向交叉的第1方向横穿所述积层体的第1板状部，且空开间隙地沿第1方向排列。

附图说明

图1是表示实施方式的半导体存储装置的一例的俯视图。

图2A是示意性表示在实施方式的半导体存储装置的存储器区域的长边方向延伸的贯通接触区域的附视图。

图2B是示意性表示在存储器区域的短边方向延伸的贯通接触区域的俯视图。

图3是示意性表示实施方式的半导体存储装置的阶梯区域的俯视图。

图4A是沿图3中的L1-L1线的剖视图。

图4B是沿图3中的L2-L2线的剖视图。

图5是沿图3中的L3-L3线的剖视图。

图6是沿图3中的L4-L4线的剖视图。

图7A～图7D是用来说明将氮化硅层置换为导电层的步骤的俯视图。

图8A是示意性表示本实施方式的变化例1的半导体存储装置的贯通接触区域的俯视图。

图8B是沿图8A中的L5-L5线的剖视图。

图8C是沿图8A中的L6-L6线的剖视图。

图9A～图9C是说明本实施方式的变化例1的半导体存储装置的贯通接触区域的形成方法的图。

图10A～图10C是继图9C后，说明本实施方式的变化例1的半导体存储装置的贯通接触区域的形成方法的图。

图11是继图10C后，说明本实施方式的变化例1的半导体存储装置的贯通接触区域的形成方法的图。