[发明专利]半导体存储装置及其制造方法

说明书

实施方式提供提高了可靠性的半导体存储装置及其制造方法。根据实施方式，含有：第1配线层(104＿6)；设置于第1配线层之上的第1绝缘层(103＿7)；设置于第1绝缘层之上的第2配线层(104＿7)；设置于第2配线层之上的第2绝缘层(103＿8)；设置于第2绝缘层之上的第3配线层(104＿8)；以及第1柱(LMP)，其穿过第1配线层、第1绝缘层、第2配线层、第2绝缘层及第3配线层，含有第1半导体层(114)。第1阶差大于(W1)大于第2阶差(W2)及第3阶差(W3)，所述第1阶差是与第1柱相对的第1配线层的第1面和与第1柱相对的第1绝缘层的第2面之间的阶差，所述第2阶差是与第1柱相对的第2配线层的第3面和与第1柱相对的第2绝缘层的第4面之间的阶差，所述第3阶差是第4面和与第1柱相对的第3配线层的第5面之间的阶差。

相关申请

本申请要求以日本专利申请2021-49444号(申请日：2021年3月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。

技术领域

本发明的实施方式涉及半导体存储装置及其制造方法。

背景技术

作为半导体存储装置，已知NAND型闪速存储器。

发明内容

本发明的一个实施方式提供提高了可靠性的半导体存储装置及其制造方法。

实施方式所涉及的半导体存储装置含有：第1配线层；设置于第1配线层之上的第1绝缘层；设置于第1绝缘层之上的第2配线层；设置于第2配线层之上的第2绝缘层；设置于第2绝缘层之上的第3配线层；以及第1柱，该第1柱沿第1方向延伸，穿过第1配线层、第1绝缘层、第2配线层、第2绝缘层及第3配线层，含有第1半导体层。第1阶差大于第2阶差及第3阶差，所述第1阶差是与第1柱相对的第1配线层的第1面和与第1柱相对的第1绝缘层的第2面之间的阶差，所述第2阶差是与第1柱相对的第2配线层的第3面和与第1柱相对的第2绝缘层的第4面之间的阶差，所述第3阶差是第4面和与第1柱相对的第3配线层的第5面之间的阶差。

附图说明

图1是表示第1实施方式所涉及的半导体存储装置的框图。

图2是表示第1实施方式所涉及的存储单元阵列电路图。

图3是第1实施方式所涉及的存储单元阵列的截面图。

图4是图3的区域RA的放大图。

图5是表示沿着图4的A1－A2线、B1－B2线、C1－C2线及D1－D2线的平面的图。

图6、图7是表示第1实施方式所涉及的存储单元阵列的制造工序的流程图。

图8～图24是表示第1实施方式所涉及的存储单元阵列的制造工序的截面图。

图25是第2实施方式所涉及的存储单元阵列的截面图。

图26是图25的区域RB的放大图。

图27是表示沿着图26的A1－A2线、B1－B2线、C1－C2线及D1－D2线的平面的图。

图28是表示第2实施方式所涉及的存储单元阵列的制造工序的流程图。

图29是表示第2实施方式所涉及的存储单元阵列的制造工序的截面图。

图30是第3实施方式所涉及的存储单元阵列的截面图。

图31是图30的区域RC的放大图。

图32是表示第3实施方式所涉及的存储单元阵列的制造工序的流程图。

图33～图42是表示第3实施方式所涉及的存储单元阵列的制造工序的截面图。

图43是变形例所涉及的存储单元阵列的截面图。

具体实施方式