[发明专利]半导体存储装置及其制造方法在审
申请号: | 202110632557.7 | 申请日: | 2021-06-07 |
公开(公告)号: | CN115132740A | 公开(公告)日: | 2022-09-30 |
发明(设计)人: | 铃木亮太;小宫谦;北本克征 | 申请(专利权)人: | 铠侠股份有限公司 |
主分类号: | H01L27/11548 | 分类号: | H01L27/11548;H01L27/11556;H01L27/11575;H01L27/11582 |
代理公司: | 华进联合专利商标代理有限公司 44224 | 代理人: | 王程 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 存储 装置 及其 制造 方法 | ||
1.一种半导体存储装置,其具备:
第1配线层;
设置于所述第1配线层之上的第1绝缘层;
设置于所述第1绝缘层之上的第2配线层;
设置于所述第2配线层之上的第2绝缘层;
设置于所述第2绝缘层之上的第3配线层;以及
第1柱,其沿第1方向延伸,穿过所述第1配线层、所述第1绝缘层、所述第2配线层、所述第2绝缘层及所述第3配线层,含有第1半导体层,
第1阶差大于第2阶差及第3阶差,所述第1阶差是与所述第1柱相对的所述第1配线层的第1面和与所述第1柱相对的所述第1绝缘层的第2面之间的阶差,所述第2阶差是与所述第1柱相对的所述第2配线层的第3面和与所述第1柱相对的所述第2绝缘层的第4面之间的阶差,所述第3阶差是所述第4面和与所述第1柱相对的所述第3配线层的第5面之间的阶差。
2.根据权利要求1所述的半导体存储装置,其中,
还具有:
连结部,其设置于所述第1柱之上,含有所述第1半导体层;以及
第2柱,其设置于所述连结部之上,沿所述第1方向延伸,含有所述第1半导体层。
3.根据权利要求1或2所述的半导体存储装置,其中,
所述第2面、所述第3面、所述第4面、所述第5面以在所述第1方向上成为平坦的方式配置。
4.根据权利要求2所述的半导体存储装置,其中,
所述第3配线层在所述第1方向上经由第3绝缘层与所述连结部相邻。
5.根据权利要求1或2所述的半导体存储装置,其中,
所述第3面、所述第4面、所述第5面以在所述第1方向上成为平坦的方式配置,
所述第2面与所述第3面之间的第4阶差大于所述第2阶差及所述第3阶差。
6.根据权利要求2所述的半导体存储装置,其中,
所述第3配线层在所述第1方向上与第3绝缘层相接。
7.一种半导体存储装置的制造方法,其中,
在第1配线层之上交替层叠多个第1绝缘层和多个第1牺牲层,
在所述多个第1牺牲层中的最上层的第1牺牲层之上形成第2绝缘层,
形成沿第1方向延伸而穿过所述多个第1绝缘层、所述多个第1牺牲层、所述第2绝缘层且底面到达所述第1配线层的孔,
对露出于所述孔的侧面的所述多个第1牺牲层的侧面进行刻蚀,
形成第2牺牲层,填埋所述孔,
对所述第2牺牲层进行刻蚀直至所述最上层的所述第1牺牲层露出于所述孔的所述侧面,
使第3牺牲层在所述最上层的所述第1牺牲层的所述侧面选择性生长,
在去除所述第2牺牲层后,在所述孔内形成至少含有半导体层的柱,
去除所述第1牺牲层及所述第3牺牲层,
在去除了所述第1牺牲层及所述第3牺牲层的区域形成多个第2配线层。
8.根据权利要求7所述的半导体存储装置的制造方法,其中,
与所述柱相对的所述第3牺牲层的侧面、以及与所述柱相对的所述多个第1绝缘层的最上层的第1绝缘层的侧面,以在所述第1方向上成为平坦的方式配置。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的