[发明专利]半导体结构及制造多个半导体结构的方法

说明书

本揭露提供一种半导体结构。该半导体结构包含一第一混合键合结构、一存储器结构及一控制电路结构。该第一混合键合结具有一第一表面以及一第二表面。该存储器结构接触该第一表面。该控制电路结构用于控制该存储器结构。该电路控制结构是接触该第二表面。本揭露亦提供一种系统级封装结构及一种制造多个半导体结构的方法。

技术领域

本揭露是有关于一种半导体结构及制造多个半导体结构的方法，特别是所揭露的半导体结构具有透过晶圆堆叠技术而与逻辑结构整合为一的存储器结构。

背景技术

奠基于高性能的前景，系统上晶片(system-on-chip,SOC)的实现已被极大地推展；SOC作为一种将DRAM阵列嵌入逻辑元件的结构，被认为是针对高速传输大量数据的较佳解决方案。然而，DRAM和逻辑元件的合并需要减少两者制程的差异，举例而言，对于SOC，逻辑元件和所嵌入的DRAM的设计规则兼容性，即至关重要。

协调逻辑元件和所嵌入的DRAM的兼容性的过程主要取决于数种不同的方法。例如，将存储器电路整并入经高性能技术优化后的逻辑元件当中，或是将逻辑电路整并入经技术优化后的高密度低性能DRAM。任一种选择都具有优缺点，通常将DRAM和逻辑元件合并至同一晶片可产生巨大的优势，但这并不容易达成，而且整合的过程充满挑战性。也就是说，由于逻辑元件的制程和DRAM的制程在许多方面并不相容，因此针对这些半导体结构的整合，有必要提出新的方法来解决问题。

发明内容

本发明的一实施例是关于一种半导体结构，其包含：一第一混合键合结构，其具有一第一表面和一第二表面；一存储器结构，其接触该第一表面；及一控制电路结构，其用于控制该存储器结构，并接触该第二表面。

本发明的一实施例是关于一种系统级封装结构，其包含：一第一半导体结构，其具有一第一临界尺寸；一第二半导体结构，其与该第一半导体结构相堆叠，其具有一第二临界尺寸且经一混合键合界面而与该第一半导体结构相接触；及一基板，其经一第一导电凸块而电性连接于该第一半导体结构及该第二半导体结构；其中，该第一临界尺寸不同于该第二临界尺寸。

本发明的一实施例是关于一种制造多个半导体结构的方法，该方法包含：形成一第一混合键合层于具有多个第一存储器结构的一第一晶圆上；形成一第二混合键合层于具有多个控制电路结构的一第二晶圆上；经由一第一混合键合步骤而键合该第一晶圆及该第二晶圆，以连接该第一混合键合层及该第二混合键合层，因此取得一第一键合晶圆；及至少将该第一晶圆、该第二晶圆、该第一混合键合层及该第二混合键合层单体化而取得多个半导体结构。

附图说明

当结合附图阅读时，从以下详细描述最佳理解本揭露的态样。应注意，根据产业中的标准实践，各种结构未按比例绘制。事实上，为了清楚论述可任意增大或减小各种结构的尺寸。

图1A说明根据本揭露的半导体结构的一些实施例的剖视图。

图1B说明半导体结构或半导体晶圆的正面及背面的定义。

图2说明根据本揭露的半导体结构的一些实施例的剖视图。

图3说明根据本揭露的半导体结构的一些实施例的剖视图。

图4A至图4J说明根据本揭露的形成半导体结构的一些实施例的剖视图。

图5A至图5B说明根据本揭露的形成半导体结构的一些实施例的剖视图。

图6A至图6B说明根据本揭露的形成半导体结构的一些实施例的剖视图。

图7说明根据本揭露的半导体结构的一些实施例的剖视图。

图8说明根据本揭露的半导体结构的一些实施例的剖视图。

图9A至图9B说明根据本揭露的形成半导体结构的一些实施例的剖视图。

图10说明根据本揭露的半导体结构的一些实施例的剖视图。