[发明专利]三维（3D）半导体存储器件

说明书

一种3D半导体存储器件包括：外围电路结构，包括第一行解码器区域、第二行解码器区域以及在第一行解码器区域与第二行解码器区域之间的控制电路区域；在外围电路结构上的第一电极结构和第二电极结构，在第一方向上间隔开，并且每个包括堆叠的电极；模制结构，在外围电路结构上在第一电极结构与第二电极结构之间，并包括堆叠的牺牲层；垂直沟道结构，穿透第一电极结构和第二电极结构；分隔绝缘图案，提供在第一电极结构与模制结构之间并穿透模制结构；以及分隔结构，在第一方向上与第一电极结构交叉并延伸到分隔绝缘图案，其中分隔绝缘图案在第二方向上的最大宽度大于分隔结构在第二方向上的最大宽度。

技术领域

本发明构思的实施方式总体上涉及半导体器件。更具体地，本发明构思的实施方式涉及具有改善的设计效率的三维(3D)半导体存储器件。

背景技术

半导体器件已经高度集成以提供优异性能和低制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。典型的二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元所占据的面积决定。因此，典型的2D半导体器件的集成密度可以极大地受到形成精细图案的技术影响。然而，因为需要极其昂贵的设备来形成精细图案，所以2D半导体器件的集成密度持续增大，但仍受到限制。因此，已经开发了三维(3D)半导体存储器件来克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。

发明内容

本发明构思的实施方式提供了具有提高的设计效率的三维(3D)半导体存储器件。

根据本发明构思的一方面，一种3D半导体存储器件可以包括：外围电路结构，包括第一行解码器区域、第二行解码器区域以及在第一行解码器区域与第二行解码器区域之间的控制电路区域；在外围电路结构上的第一电极结构和第二电极结构，其中第一电极结构和第二电极结构在第一方向上间隔开并且每个分别包括堆叠的电极；在外围电路结构上的模制结构，其中模制结构设置在第一电极结构与第二电极结构之间，并包括堆叠的牺牲层；垂直沟道结构，穿透第一电极结构和第二电极结构；分隔绝缘图案，提供在第一电极结构与模制结构之间并穿透模制结构；以及分隔结构，在第一方向上与第一电极结构交叉并延伸到分隔绝缘图案，其中分隔绝缘图案在第二方向上的最大宽度大于分隔结构在第二方向上的最大宽度。

根据本发明构思的一方面，一种3D半导体存储器件可以包括：衬底；电极结构，包括堆叠在衬底上的电极；模制结构，与电极结构交叉并在第一方向上延伸，模制结构在第二方向上将电极结构分为第一电极结构和第二电极结构并在第一方向上延伸；垂直沟道结构，穿透第一电极结构和第二电极结构；分隔绝缘图案，提供在第一电极结构与模制结构之间并穿透模制结构；以及分隔结构，在第二方向上与第一电极结构交叉并延伸到分隔绝缘图案，其中模制结构包括分别设置在与堆叠的电极相同的水平处的堆叠的牺牲层，当在平面中看时，分隔结构的端部被分隔绝缘图案围绕。