[发明专利]碳化硅半导体装置及其制造方法

说明书

通过用外延层构成源极区域(4)，减小基极区域(3)的厚度的不均，抑制阈值Vt的不均。此外，关于栅极沟槽(6)的侧面，在单元部(RC)的外侧，与单元部内的源极区域中的与基极区域相接的由外延层构成的部分相比，相对于衬底(1)的主表面的法线方向倾斜。由此，使得栅极绝缘膜(7)即使在单元部内成为厚度较薄的薄膜部，在单元部的外部也成为厚度较厚的厚膜部。

对关联申请的相互参照

本申请基于2019年5月23日提出的日本专利申请第2019－96864号，其记载内容通过参照而包含于此。

技术领域

本发明涉及具有由碳化硅(以下称作SiC)构成的沟槽栅构造的纵型半导体元件的SiC半导体装置及其制造方法。

背景技术

以往，作为提高沟道密度以使大电流流过的构造，有具有沟槽栅构造的SiC半导体装置。该SiC半导体装置在n型漂移层之上依次形成有p型基极(base)区域和n⁺型源极区域，以从n⁺型源极区域的表面将p型基极区域贯通而达到n型漂移层的方式形成沟槽栅构造。具体而言，在n型漂移层之上使p型基极区域外延生长之后，对p型基极区域离子注入n型杂质而反型，从而使p型基极区域的一部分反型为n型，形成n⁺型源极区域(例如，参照专利文献1)。

现有技术文献

专利文献

专利文献1：国际公开第2016/063644号手册

发明内容

但是，关于外延生长时的膜厚不均，所生长的膜厚越厚则膜厚不均越大，但离子注入的射程的不均不怎么大。因此，离子注入后的p型基极区域的膜厚不均成为与外延生长的膜厚对应的不均。由此，在对于p型基极区域通过离子注入而形成了n⁺型源极区域的情况下，n⁺型源极区域的厚度的不均较小，形成沟道区域的p型基极区域的厚度的不均较大。因而，有产生阈值Vt的不均的问题。

因此，本发明者们研究了不仅是对于p型基极区域而且对于n⁺型源极区域也通过外延生长来形成的情况。这样，厚度不均被分别分配给p型基极区域和n⁺型源极区域，所以能够减小p型基极区域的厚度不均，能够抑制阈值Vt的不均。此外，在通过外延生长形成n⁺型源极区域的情况下，能够使沟槽栅构造的侧面相对于n⁺型源极区域的表面大致垂直地竖立。

但是，在这样的结构的情况下，确认到存在以下情况：在沟槽入口侧的角部，栅极绝缘膜变薄，当施加了较大电场时栅极绝缘膜在变薄的部分被破坏，栅极寿命降低。

在沟槽栅构造中，在长度方向的两端的至少一方具备将栅极电极引出至栅极沟槽外部的栅极衬垫(liner)，在栅极绝缘膜中的变薄了的部分之上也形成有栅极衬垫。因此，可以想到，在栅极绝缘膜中的具备栅极衬垫的部分，作用有较大的电场，栅极绝缘膜被破坏。

本发明的目的在于，提供能够抑制阈值Vt的不均并且能够抑制栅极寿命的降低的构造的SiC半导体装置及其制造方法。