[发明专利]半导体结构及其制作方法

说明书

本发明涉及一种半导体结构及其制作方法。其中方法包括：提供衬底，所述衬底具有存储单元阵列区和周边电路区；在存储单元阵列区和周边电路区形成第一绝缘介质层和第二绝缘介质层，第一绝缘介质层中形成有间隔排布的位线结构，第二绝缘介质层中形成有间隔排布的导电结构，其中，位线结构包括位线导电结构和覆盖位线导电结构顶部和侧壁的隔离结构；蚀刻隔离结构以及周边电路区的导电结构之间的第二绝缘介质层，以分别在存储单元阵列区和周边电路区形成第一空隙和第二空隙，第一空隙至少部分暴露出位线导电结构，第二空隙暴露出周边电路区的导电结构之间的衬底；在第一空隙的侧壁和第二空隙的侧壁形成第三绝缘介质层。

技术领域

本发明涉及半导体存储器件技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

随着半导体存储器件尺寸微缩，存储单元阵列区和周边电路区的晶体管的尺寸都越来越小，导致对套刻误差的要求越来越高，也越接近套刻误差控制的极限。周边电路接触连接工艺的目的之一是挖洞将金属层和有源区连接起来，但是由于在周边电路区内栅极(Periphery Gate,PG)之间的距离较小，要想通过PC(Periphery Contact)工艺在两个栅极之间连接有源区，又不与周边电路区的晶体管的栅极发生短路，这对套刻误差的要求极高。此外，PC另外一个目的是与位线BL连接起来，但是由于BL的尺寸太小，主体金属层W部分的关键尺寸大概11nm左右,因此PC on BL的刻蚀过程中会使得BL侧壁被损坏严重。

发明内容

基于此，有必要针对现有技术中PC工艺会可能导致PC-PG短路以及可损坏位线侧壁的问题，提供一种半导体结构及其制作方法。

为了实现上述目的，本发明提供了一种半导体结构的制作方法，包括：

提供衬底，所述衬底具有存储单元阵列区和周边电路区；

在所述存储单元阵列区和所述周边电路区形成第一绝缘介质层和第二绝缘介质层，所述第一绝缘介质层中形成有间隔排布的位线结构，所述第二绝缘介质层中形成有间隔排布的导电结构，其中，所述位线结构包括位线导电结构和覆盖所述位线导电结构顶部和侧壁的隔离结构；

蚀刻所述隔离结构以及所述周边电路区的所述导电结构之间的所述第二绝缘介质层，以分别在所述存储单元阵列区和所述周边电路区形成第一空隙和第二空隙，所述第一空隙至少部分暴露出所述位线导电结构，所述第二空隙暴露出所述周边电路区的所述导电结构之间的所述衬底；

在所述第一空隙的侧壁和所述第二空隙的侧壁形成第三绝缘介质层，所述第一空隙侧壁的所述第三绝缘介质层与所述位线结构侧壁的所述隔离结构的厚度可以相同或不同。

在其中一个实施例中，所述第二空隙还延伸至所述衬底中。

在其中一个实施例中，所述第一空隙还延伸至所述位线导电结构的侧壁与所述第一绝缘介质层之间。

在其中一个实施例中，所述位线导电结构和所述导电结构同时形成，形成所述位线导电结构和所述导电结构的步骤包括：

在所述存储单元阵列区和所述周边电路区形成第一导电材料层；

形成覆盖所述第一导电材料层的第二导电材料层；

刻蚀所述第一导电材料层和所述第二导电材料层，在所述存储单元阵列区和所述周边电路区同时形成所述位线导电结构和所述导电结构。

在其中一个实施例中，形成所述隔离结构的步骤包括：

在所述第二导电材料层上形成所述第二绝缘介质层，蚀刻所述存储单元阵列区的所述第一导电材料、所述第二导电材料以及所述第二绝缘介质层，形成所述位线结构，并保留所述位线结构上表面的所述第二绝缘介质层；

在所述位线结构的侧壁形成第二绝缘介质层，形成覆盖所述位线结构顶部和侧部的所述隔离结构。