[发明专利]半导体结构及其制作方法

说明书

本发明公开一种半导体结构及其制作方法，该半导体结构的制作方法的具体步骤包含：在一基底上形成一浮置栅与一逻辑栅、在该浮置栅的两侧分别形成第一源极与第一漏极、在形成该第一源极与该第一漏极后，在该基底、该浮置栅、以及该逻辑栅上依序形成一耦合介电层与一多晶硅层、图案化该多晶硅层，以形成覆盖该浮置栅的控制栅、以及在形成该控制栅后，在该逻辑栅的两侧形成轻掺杂漏极、第二源极、以及第二漏极。

技术领域

本发明涉及一种半导体结构的制作方法，更具体言之，其涉及一种整合非挥发性存储器单元区域以及逻辑区域的半导体制作方法及其衍生出的相关结构，其可以减少非挥发性存储器单元区域的制作工艺对逻辑区域在热预算(thermal budget)方面的影响。

背景技术

许多半导体装置中会含有或是将非挥发性存储器(non-volatile memory,NVM)单元与其他类型的晶体管嵌入在同一集成电路上。这些不同类型的晶体管可能会具有不同的制作工艺，需要加以整合。例如，如果要将NVM制作工艺与金属氧化物半导体(MOS)制作工艺整合，此MOS制作工艺可以被修改成包含制作NVM存储器单元所需制作工艺步骤。

NVM一般会内嵌在具有MOS逻辑电路系统的系统芯片(SoC)中。NVM可包含由多晶硅构成的浮置栅，或是使用由纳米晶体、氮化硅、氮氧化硅构成的电荷存储层，其可与模拟或逻辑电路系统中使用的多种类型的MOS晶体管整合在一起，诸如逻辑开关晶体管、高压开关晶体管、驱动器、或是静态随机存取存储(SRAM)单元等。

因为NVM单元与MOS逻辑晶体管的需求不同，其整合并不容易。NVM单元用来存储电荷，而逻辑晶体管一般是为了高速运作，NVM单元中需要电荷存储层以及不同功能栅的特点使得其要与逻辑晶体管整合变得困难，特别是在需要多种不同类型的逻辑晶体管的情况下。

NVM与MOS晶体管的整合会导入额外的湿蚀刻、退火、氧化等制作工艺，其可能会改变逻辑阱的轮廓以及主动区与沟槽区的边界，使得逻辑元件无法达到其标准流程下应有的电性目标。特别是当现今的半导体制作工艺进入了深次微米或是纳米的通道尺度，其必须要更加小心精确地控制相关制作工艺的热预算(thermal budget)，才能使得装置达到预期的效能与可靠度。目前，要制作100nm以下的存储器节点会有更高的热预算需求，其可能需要多次的学习周期来调整注入制作工艺的参数才能大致达到其原有的逻辑电性表现。

故此，目前业界仍需积极开发能有效整合NVM与MOS的制作工艺，并同时维持元件原有的效能与可靠度。

发明内容

有鉴于前述目前NVM与MOS制作工艺整合的现况，本发明特此提出了一种新颖的半导体制作工艺以及其衍生出的相关结构，其可以减少非挥发性存储器单元区域的制作工艺对逻辑区域在热预算(thermal budget)方面的影响。

本发明的其一面向为提出一种半导体结构，其结构包含一基底，具有一存储器单元区域与一逻辑区域、一存储器单元位于该存储器单元区域上，该存储器单元包含一浮置栅位于该基底上、第一源极与第一漏极分别位于该浮置栅两侧、一控制栅覆盖该浮置栅且与该第一源极以及该第一漏极部分重叠、一耦合介电层位于该浮置栅与该控制栅之间、以及第一间隔壁，位于该控制栅的侧壁上，一金属氧化物半导体场效晶体管位于该逻辑区域上，该金属氧化物半导体场效晶体管包含一逻辑栅位于该基底上、两轻掺杂漏极分别位于该逻辑栅两侧、第二源极与第二漏极位于该两轻掺杂漏极外侧、偏移间隔壁分别位于该逻辑栅的两侧、以及第二间隔壁位于该偏移间隔壁的侧壁上，其中该存储器单元的该第一间隔壁与该金属氧化物半导体场效晶体管的该第二间隔壁的材质相同且在同一制作工艺中形成。

本发明的另一面向为提出一种半导体结构的制作方法，其步骤包含在一基底上形成一浮置栅与一逻辑栅、在该浮置栅的两侧分别形成第一源极与第一漏极、在形成该第一源极与该第一漏极后，在该基底、该浮置栅、以及该逻辑栅上依序形成一耦合介电层与一多晶硅层、图案化该多晶硅层以形成覆盖该浮置栅的控制栅、以及在形成该控制栅后，在该逻辑栅的两侧形成轻掺杂漏极、第二源极、以及第二漏极。