[发明专利]半导体存储装置及其形成方法

说明书

本发明公开了一种半导体存储装置及其形成方法，半导体存储装置包含一基底；多个主动区；以及多个位线。各主动区位于基底上。位线相互平行地沿着第一方向间隔地设置在基底上，位线横跨主动区，其中各位线具有相对的第一端与第二端，位线的第一端及第二端呈错位排列且分别具有不同的长度。该半导体存储装置的位线结构可提升后续插塞形成的制作工艺空间，进而改善插塞的接触电阻。

技术领域

本发明涉及一种半导体装置及其形成方法，尤其是涉及一种半导体存储装置及其形成方法。

背景技术

随着各种电子产品朝小型化发展之趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度之要求。对于一具备凹入式闸极结构之DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构之DRAM单元。

一般来说，具备凹入式闸极结构之DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字线的电压信号。然而，受限于工艺技术之故，现有具备凹入式闸极结构之DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件之效能及可靠度。

发明内容

本发明之一目的在于提供一种半导体存储装置及其形成方法，其系借助自对准双重图案化工艺(self-aligned double patterning,简称SADP)以及位线修整掩膜(bitline trimming mask)形成多个位线。由此，多个位线的长度不同且两端的间距亦对应地不同，使得半导体存储装置的位线结构可提升后续插塞形成的制作工艺空间(processwindow)，以改善插塞的接触电阻(contact resistance,简称Rc)。

为达上述目的，本发明之一实施例提供一种半导体存储装置，其包含一基底、多个主动区，以及多个位线。多个主动区定义在位于所述基底上。多个位线相互平行地沿着一方向第一方向分隔地间隔地设置在所述基底上，所述位线横跨所述主动区，其中各所述位线具有相对的第一端与第二端，所述位线的所述第一端及所述第二端呈错位排列且分别具有不同的长度。

为达上述目的，本发明之一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底。于所述基底上形成多个主动区。在所述基底上形成多个位线，所述位线相互平行地沿着第一方向位于所述基底上并横跨所述主动区，其中各所述位线具有相对的第一端与第二端，所述位线的所述第一端及所述第二端呈错位排列且分别具有不同的长度。

附图说明

图1至图10绘示本发明优选实施例中半导体存储装置的形成方法示意图；其中，

图1为本发明的半导体存储装置的俯视示意图；

图2为图1中沿着切线A-A’的剖面示意图；

图3为本发明的半导体存储装置形成插塞沟渠后的剖面示意图；

图4为本发明的半导体存储装置形成轴心体与侧壁子后的俯视示意图；

图5为图4中沿着切线A-A’的剖面示意图；

图6为本发明的半导体存储装置进行图案化制作工艺后的剖面示意图；

图7为本发明的半导体存储装置形成位线后的俯视示意图；

图8为图7中沿着切线A-A’的剖面示意图；

图9为本发明的半导体存储装置形成位线修整掩膜后的俯视示意图；以及

图10为本发明的半导体存储装置进行位线修整工艺后的俯视示意图。

其中，附图标记说明如下：