[发明专利]半导体器件结构及其形成方法

说明书

本揭露的各种实施例涉及一种半导体器件结构，所述半导体器件结构包括上覆在结合垫上的凸块结构。结合垫设置在半导体衬底之上。刻蚀停止层上覆在结合垫上。缓冲层设置在结合垫之上且将刻蚀停止层与结合垫隔开。凸块结构包括基部部分及上部部分，基部部分接触结合垫的上表面，上部部分延伸穿过刻蚀停止层及缓冲层。凸块结构的基部部分具有第一宽度或直径且凸块结构的上部部分具有第二宽度或直径。第一宽度或直径大于第二宽度或直径。

技术领域

本揭露实施例涉及半导体器件结构及其形成方法。

背景技术

半导体芯片用于各种各样的电子器件及其他器件中且是众所周知的。如今这种芯片的广泛使用以及消费者对更强大及更紧密(compact)的器件的需求要求芯片制造商持续减小这些芯片的实体大小及持续增加这些芯片的功能。这种按比例缩小工艺(scaling-down process)通常通过提高生产效率及降低相关成本来提供有益效果。然而，由于特征大小持续减小，因此制作工艺持续变得更加难以执行。因此，形成大小越来越小的可靠的半导体器件是一项挑战。

发明内容

在本揭露实施例提供一种半导体器件结构。所述半导体器件结构包括：结合垫，设置在半导体衬底之上；刻蚀停止层，上覆在所述结合垫上；缓冲层，设置在所述结合垫之上且将所述刻蚀停止层与所述结合垫隔开；以及凸块结构，包括基部部分及上部部分，所述基部部分接触所述结合垫的上表面，所述上部部分延伸穿过所述刻蚀停止层及所述缓冲层，其中所述凸块结构的所述基部部分具有第一宽度或直径且所述凸块结构的所述上部部分具有第二宽度或直径，所述第一宽度或直径大于所述第二宽度或直径。

在本揭露实施例另提供一种半导体器件结构。所述半导体器件结构包括：内连结构，上覆在衬底上，所述内连结构包括最顶部导电配线；钝化结构，上覆在所述内连结构上；结合垫，上覆在所述最顶部导电配线上，其中所述结合垫延伸穿过所述钝化结构且直接接触所述最顶部导电配线的顶表面，其中所述结合垫具有在垂直方向上位于所述结合垫的顶表面下方的上表面，且其中所述结合垫的所述上表面在垂直方向上位于所述钝化结构的顶表面下方；刻蚀停止层，上覆在所述结合垫及所述钝化结构上；缓冲层，设置在所述刻蚀停止层与所述结合垫之间，其中所述结合垫沿着所述缓冲层的下侧连续地延伸并以杯状包围所述缓冲层的所述下侧；以及凸块结构，包括基部部分及上部部分，所述基部部分接触所述结合垫的所述上表面且设置在所述缓冲层内，所述上部部分从所述基部部分向上延伸且延伸穿过所述刻蚀停止层及所述缓冲层，其中所述基部部分具有在所述缓冲层内界定的第一宽度，且所述上部部分具有在所述缓冲层的顶表面上方界定的第二宽度，且其中所述第一宽度大于所述第二宽度。

在本揭露实施例提供一种形成半导体器件结构的方法。所述形成半导体器件结构的方法包括：在导电配线之上形成钝化结构；在所述导电配线之上形成结合垫，其中所述结合垫悬在所述钝化结构上；在所述结合垫之上沉积缓冲层；在所述缓冲层及所述钝化结构之上沉积刻蚀停止层；在所述刻蚀停止层之上沉积上部介电结构；对所述缓冲层、所述刻蚀停止层及所述上部介电结构执行干式刻蚀工艺，所述干式刻蚀工艺界定上覆在所述结合垫的上表面上的凸块结构开口，其中在所述干式刻蚀工艺之后，所述缓冲层的一部分上覆在所述结合垫的所述上表面上；对所述缓冲层执行湿式刻蚀工艺，所述湿式刻蚀工艺移除所述缓冲层的上覆在所述结合垫的所述上表面上的所述一部分，其中所述湿式刻蚀工艺使所述凸块结构开口扩大且暴露出所述结合垫的所述上表面；以及在所述凸块结构开口中形成凸块结构。

附图说明

结合附图阅读以下详细说明，会最好地理解本揭露的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出具有上覆在结合垫(bond pad)上的凸块结构的互补金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)芯片的一些实施例的剖视图，其中结合垫上覆在与半导体器件电耦合的内连结构上。

图2示出上覆在结合垫上的凸块结构的一些实施例的立体图。