[发明专利]半导体器件及其制造方法

说明书

本公开涉及半导体技术领域，提出了一种半导体器件及其制造方法，半导体器件包括衬底、栅氧化层、栅电极以及注入区，衬底包括沟槽、源区、漏区以及沟道区，沟槽包括沟槽侧壁和沟槽底壁；栅氧化层设置在沟槽内，栅氧化层包括凹槽；栅电极设置在凹槽内；注入区位于沟槽底壁的至少一侧，且注入区的至少部分相对于源区更靠近漏区，以使沟道区靠近注入区的部分的阈值电压小于远离注入区的部分的阈值电压。本公开的半导体器件通过在凹槽的内侧或外侧设置有注入区，从而会减小沟道区靠近注入区位置处的阈值电压，由于沟道区存在阈值电压相对较小的区域，则此部分的沟道区就更容易形成导通通道，也避免了此处沟道区内的电荷迁移。

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

随着电子科技的发展，电子设备变得更小更有处理能力，这也对存储装置与存储器的要求越来越高。高集成度的元件设计可以达成元件尺寸微缩以及存储容量增加的功效。

动态随机存取存储器(dynamic random access memory，DRAM)由于“列锤效应”(row hammering)问题会导致失效。列锤效应问题会造成通过栅(pass-gate，PG)的电荷迁移。在对单条列不断存取的运作环境下，其通过栅端所感应出的寄生电子很容易漏电至位线接触端，造成邻近非存取列的数据崩溃。而高度集成化的元件，字线间距缩小，会使得“列锤效应”问题更为严重，尤其是栅端的底部。

发明内容

本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种半导体器件及其制造方法。

根据本发明的第一个方面，提供了一种半导体器件，包括：

衬底，衬底包括沟槽、源区、漏区以及沟道区，沟槽包括沟槽侧壁和沟槽底壁；

栅氧化层，栅氧化层设置在沟槽内，栅氧化层包括凹槽；

栅电极，栅电极设置在凹槽内；

注入区，注入区位于沟槽底壁的至少一侧，且注入区的至少部分相对于源区更靠近漏区，以使沟道区靠近注入区的部分的阈值电压小于远离注入区的部分的阈值电压。

在本发明的一个实施例中，沟槽底壁具有底端，注入区沿沟槽底壁的延伸方向延伸，注入区位于底端靠近漏区的一侧。

在本发明的一个实施例中，源区和漏区之间的沟道区的长度为A，注入区的长度为B，其中，10B≤A≤12B。

在本发明的一个实施例中，栅电极均设置在凹槽内，半导体器件还包括：

覆盖层，覆盖层设置在栅电极上，且位于凹槽内。

在本发明的一个实施例中，衬底为P型衬底，源区和漏区均为N型离子掺杂区。

在本发明的一个实施例中，栅电极为多个，相邻两个栅电极之间共用一个漏区。

在本发明的一个实施例中，注入区设置在栅氧化层和栅电极中的至少之一内；

其中，注入区为低功函数区。

在本发明的一个实施例中，低功函数区包括低功函数材料，低功函数材料的功函数小于4.55eV。

在本发明的一个实施例中，低功函数材料的功函数大于3.8eV。

在本发明的一个实施例中，注入区设置在衬底内；

其中，注入区为衬底的反态掺杂区。

在本发明的一个实施例中，反态掺杂区与栅氧化层相接触，反态掺杂区包括磷离子和砷离子中的至少之一。

在本发明的一个实施例中，沟槽底壁的两侧均设置有注入区；