[发明专利]半导体装置制造方法

说明书

本发明提供在经过其中制作有半导体元件的晶片的层叠而将半导体元件多层化的半导体装置制造方法中，适于在实现大的晶片层叠数的同时效率良好地制造半导体装置的方法。在本发明的方法中，形成至少两个具有层叠结构的晶片层叠体，所述层叠结构包含具有元件形成面及背面的多个晶片，且在相邻晶片间以使元件形成面与背面相对的方式取向；在各晶片层叠体中形成贯通电极，所述贯通电极从晶片层叠体中位于层叠方向一端的第1晶片的元件形成面侧至超过位于另一端的第2晶片的元件形成面的位置贯穿着晶片层叠体内而延伸；通过对第2晶片的背面侧进行磨削而使贯通电极在该背面侧露出；将经过该露出化工序后的两个晶片层叠体层叠并接合，同时在该晶片层叠体间将贯通电极电连接。

技术领域

本发明涉及具有包含多个半导体元件的层叠结构的半导体装置的制造方法。本申请基于2018年10月23日在日本提出申请的日本特愿2018-199013号要求优先权，并将其内容援引于此。

背景技术

近年来，以半导体器件的进一步高密度化为主要目的，用于制造具有由多个半导体芯片或半导体元件在其厚度方向上集成而成的立体结构的半导体器件的技术的开发得到了发展。作为这样的技术之一，已知有所谓的WOW(Wafer on Wafer)工艺。在WOW工艺中，例如，将分别在其中制作有多个半导体元件的给定数量的半导体晶片依次层叠，形成半导体元件在其厚度方向上多级配置的结构，并经过切割工序将该晶片层叠体单片化为半导体器件。关于这样的WOW工艺，例如已被记载于下述的专利文献1、2。

现有技术文献

专利文献

专利文献1：国际公开第2010/032729号

专利文献2：日本特开2016-178162号

发明内容

发明要解决的课题

在WOW工艺中，为了将不同的半导体晶片间的半导体元件进行电连接，可形成所谓的贯通电极。例如，在晶片层叠过程中，每次在下段晶片上层叠相邻段的晶片时，要形成沿层叠晶片的厚度方向贯穿该层叠晶片的电极，以实现两晶片间的半导体元件的电连接。然而，根据这样的方法，需要在每次层叠晶片时实施用于形成贯通电极的一系列步骤，例如，形成贯穿层叠晶片的开口部、在该开口部的内壁面形成绝缘膜、在开口部内填充导电材料、与这些步骤相伴的各种形式的清洗处理等，是缺乏效率的。

另一方面，还已知如下方法：在制作了与要制造的半导体装置的设计上的半导体元件层叠数相当的层叠数的晶片层叠体之后，对于该晶片层叠体，要实施包括在其厚度方向上遍及多个晶片而延伸的开口部的形成的一系列步骤，以形成用于该晶片间的半导体元件的电连接的贯通电极。然而，晶片层叠体中的晶片层叠数越增加，则越倾向于难以适当地形成遍及该多个晶片而延伸的开口部，因此，越倾向于难以在该开口部内适当地形成贯通电极。

本发明是基于以上的情况而设计的，其目的在于在经过制作有半导体元件的晶片的层叠而将半导体元件多层化的半导体装置制造方法中，提供适于在实现大的晶片层叠数的同时效率良好地制造半导体装置的方法。

解决课题的方法

本发明提供的半导体装置制造方法包括如下所述的晶片层叠体形成工序、电极形成工序、电极端部露出化工序、以及多层化工序。

在晶片层叠体形成工序中，形成至少两个晶片层叠体。各晶片层叠体具有层叠结构，所述层叠结构包含各自具有元件形成面及与其相反的背面的多个晶片，且在相邻的两个晶片中以一个晶片的元件形成面与另一个晶片的背面相对的方式取向。对于晶片层叠体的位于层叠方向的一端的晶片(第1晶片)而言，相邻晶片位于其背面侧，对于晶片层叠体的位于层叠方向的另一端的晶片(第2晶片)而言，相邻晶片位于其元件形成面侧。晶片的元件形成面是指，经过晶体管形成工序、布线形成工序等而形成了多个半导体元件的一侧的面。在晶片层叠体间，晶片层叠数可以相同，也可以不同。