[发明专利]芯片组合及芯片

说明书

本发明实施例提供了一种芯片组合及芯片，包括：基板和设置于基板上表面的堆叠设置的第一芯片和第二芯片，第一芯片位于第二芯片上方；第一芯片和第二芯片的第一侧的边缘上设置有第一焊盘对，第一芯片和第二芯片的第二侧的边缘上设置有第二焊盘对，第二焊盘对位于第一芯片或第二芯片的第二侧边缘的最外侧的两个相邻功能单元之间，且第二焊盘对的下边缘不低于两个相邻功能单元的下边缘；第一芯片的第一侧的朝向与第二芯片的第一侧的朝向的差值为180度，且第一芯片的第一焊盘对与第二芯片的第二焊盘对位置相对应。本发明的技术方案可以在芯片封装内部腔体空间有限的条件下减少芯片尺寸和焊盘数，增加芯片堆叠的层数。

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种芯片组合及芯片。

背景技术

随目前低功耗DRAM(Dynamic Random-Access Memory，动态随机存储器)一般会有近百个甚至更多的PAD(焊盘)，其中包括数据输入输出端口，命令地址端口，时钟端口及多组电源/地的端口。多组电源/地的端口作为分布式供电的组成部分，可以增加电源/地的供电均衡性和一致性。芯片的焊盘布局一般有以下几种：

如图1所示，把PAD和外围控制逻辑电路103放在芯片的中间部分，即存储单元阵列104之间，这样可以使得电源/地的PAD到芯片两个边缘的距离都只有芯片高度的一半，寄生电阻会减小一半，在同样宽度的电源/地排线和同样的电流条件下，电源/地线上的压降降低一半，从而减少噪声，增大驱动能力，特别有利于芯片的高频工作模式。但这种方式不利于大容量的堆叠封装形式，如果要堆叠封装，需要引入RDL(Re-Distribution Layer，再分布层)把中间的PAD引到芯片的一边，既增加了工艺的复杂性，增加了生产制造的成本，而且引入RDL产生的寄生电阻也会削弱把PAD放在中间所获得的低电阻的好处。

如图2所示，把PAD和外围控制逻辑电路放在芯片的某一边，尤其是在短边，这时电源/地排线最长，寄生电阻最大，在远离PAD的芯片远端压降最大，会造成芯片远端的性能比近端的性能差很多，尤其在高频工作模式。为了能让远端正常工作，所需要的电源/地排线不得不加宽，而这样又侵占了其他信号线的空间，给版图设计增加了难度。

如图3所示，把外围控制逻辑电路和部分PAD设置在芯片的一边，部分PAD放在芯片的另一边，其中PAD包括分布式的电源/地焊盘102及其他信号焊盘101，这样做同样可以减小电源/地排线的等效电阻及排线面积，但因为增加一排PAD的面积，直接导致芯片成本升高，而且两边的PAD布局会对芯片的大容量、小型化封装造成不良的影响。

目前低功耗DRAM的封装趋势是大容量、小型化，即希望在一个封装腔体内可以封装多低功耗DRAM的颗粒，以提高容量，降低功耗。这就要求DRAM芯片可以堆叠封装。在不考虑昂贵的TSV(Through Silicon Via，硅穿孔)技术的前提条件下，如图4和图5所示的堆叠封装中，芯片401设置在基板402上，只有把PAD放在芯片的边缘的位置，才能方便堆叠封装。

芯片堆叠层数越多，从芯片到基板的连线(bonding wire)也会越长，占用空间也越大，在封装内部腔体空间有限的条件下，芯片的大小，基板上连接的焊盘数，堆叠的层数，是相互制约的关系，较小的芯片尺寸，较少的焊盘数，可以堆叠较多的层数。如图5所示的芯片小于如图6所示的芯片，因此可以堆叠较多的层数；如图7所示的焊盘多于如图8所示的焊盘，因此芯片到基板的连线较长，角度较大，从而占用空间较大。

芯片组合中焊盘较多、堆叠层数较少是当前亟需解决的技术问题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明实施例的目的在于提供一种芯片组合及芯片，进而至少在一定程度上解决芯片组合中焊盘较多、堆叠层数较少的问题。