[发明专利]半导体结构及其制作方法

说明书

本发明公开一种半导体结构及其制作方法，其中该半导体结构包括一基底，定义有一元件区域以及一对准标记区域、一介电层设置在该基底上、一导电插塞设置在该元件区域上的该介电层中、一第一沟槽设置在该对准标记区域上的该介电层中、多个第二沟槽，设置在该第一沟槽正下方的该介电层中并且自该第一沟槽的一底面显露出来，以及一存储器叠层结构，设置在该介电层上，直接覆盖在该导电插塞的一顶面上并且填入该第一沟槽和该些第二沟槽中。

技术领域

本发明涉及一种半导体结构及其制作方法，特别是涉及一种磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)结构及其制作方法。

背景技术

磁阻式随机存取存储器(magnetoresistive randomaccess memory,MRAM)为近年来获得高度关注的一种新式存储器，其整合了目前各式存储器的优点，例如可比拟静态随机存取存储器(SRAM)的存取速度、闪存存储器(flash)的非挥发性与低耗电、动态随机存取存储器(DRAM)的高密度以及耐久性，而且可与目前半导体后段制作工艺整合制作，因此有潜力成为未来半导体芯片主要使用的存储器。

磁阻式随机存取存储器包括设置在上、下层内连线电路结构之间的一存储器叠层结构。存储器叠层结构包含一磁隧穿结(magnetic tunneling junction,MTJ)。不同于传统存储器是通过存储电荷来存储数据，磁阻式随机存取存储器的操作是通过对MTJ施以一外加磁场来控制MTJ的磁化方向而获得不同的穿隧磁阻(tunneling magnetoresistive,TMR)来存储数字数据。

目前磁阻式随机存取存储器元件的制作过程仍具有许多挑战。例如，随着磁阻式随机存取存储器元件尺寸的微缩及单位密度的增加，存储器叠层结构与上、下层内连线电路结构的对准余裕度(alignment window)的规范越来越严苛，因为若发生对准偏移，会造成接触面积不足而具有升高的串接电阻，导致磁阻式随机存取存储器数据写入或读取异常。如何确保磁阻式随机存取存储器的存储器叠层结构与内连线电路结构之间的对准准确度(alignment accuracy)，仍为本领域重要的课题。

发明内容

本发明提出一种半导体结构及其制作方法，可提升存储器叠层结构与内连线电路结构之间的对准准确度。

根据本发明一实施例的一种半导体结构，包括一基底，定义有一元件区域以及一对准标记区域、一介电层设置在该基底上、一导电插塞设置在该元件区域上的该介电层中、一第一沟槽设置在该对准标记区域上的该介电层中、多个第二沟槽，设置在该第一沟槽正下方的该介电层中并且自该第一沟槽的一底面显露出来，以及一存储器叠层结构，设置在该介电层上，直接覆盖在该导电插塞的一顶面上并且填入该第一沟槽和该些第二沟槽中。

根据本发明一实施例的半导体结构的制作方法，包括以下步骤。首先，提供一基底，该基底包括一元件区域以及一对准标记区域。接着，在该基底上形成一第一介电层以及一第二介电层，然后在该元件区域上的该第二介电层中形成一导电插塞。接着，在该第二介电层上形成一掩模层，该掩模层包括一开口显露出该对准标记区域上的该第二介电层。后续，通过该开口进行一干蚀刻制作工艺，形成一第一沟槽和位于该第一沟槽正下方的多个第二沟槽，其中该第一沟槽贯穿该第二介电层并延伸至该第一介电层的一上部，该些第二沟槽完全位于该第一介电层中并且自该第一沟槽的一底面显露出来。移除该掩模层之后，在该第二介电层上形成一存储器叠层结构，该存储器叠层结构完全覆盖该导电插塞的一顶面并且填入该第一沟槽和该些第二沟槽中。

附图说明

图1至图14为本发明一实施例的半导体结构的制作方法的步骤示意图；

图15至图16为图1至图14所示实施例的一变化型的示意图。

主要元件符号说明