[发明专利]基于RISC-V架构的卷积神经网络加速装置及其控制方法

说明书

本发明公开了一种基于RISC‑V架构的卷积神经网络加速装置及其控制方法，所述装置包括：存储器，用于存储数据；主处理器，用于发送拓展指令；协处理器，用于接收主处理器所发送的拓展指令，根据接收到的拓展指令，从存储器中读取输入数据，对输入数据进行分组运算处理，得到输出数据，将所述输出数据存入存储器；所述主处理器还用于从存储器中读取由协处理器存储的输出数据；运算处理包括卷积运算、激活运算和池化运算。本发明由协处理器基于拓展指令执行耗时操作，可以适应大小不同的输入数据，以及灵活地对卷积神经网络的卷积、池化和激活操作进行结合运算，能够适应于多种轻量化卷积神经网络。本发明可以广泛应用于处理器技术领域。

技术领域

本发明涉及处理器技术领域，尤其是一种基于RISC-V架构的卷积神经网络加速装置及其控制方法。

背景技术

名词解释：

GPU：Graphics Processing Unit，又称显示核心、视觉处理器、显示芯片，是一种专门在个人电脑、工作站、游戏机和一些移动设备上图像运算工作的微处理器。

FPGA：Field-Programmable Gate Array，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

ASIC：Application Specific Integrated Circuit，即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。

人工智能作为如今最热门的科学技术渗入到各行各业，产生出诸多智慧化产品。目前主流的运算平台中，GPU功耗和成本过高，FPGA资源和速度有所限制，ASIC通用性差。为满足一些如物联网等对成本敏感的领域或者算法灵活多变及步骤复杂的计算要求，使用CPU平台更为常见，但目前通用的CPU难以满足神经网络大规模的计算。

发明内容

为解决上述技术问题，本发明的目的在于：提供一种基于RISC-V架构的卷积神经网络加速装置及其控制方法，以满足一些如物联网等对成本敏感的领域，或者满足算法灵活多变或者步骤复杂的计算要求。

本发明实施例的第一方面提供了：

一种基于RISC-V架构的卷积神经网络加速装置，包括：

存储器，用于存储数据；

主处理器，用于发送拓展指令；

协处理器，用于接收主处理器所发送的拓展指令，根据接收到的拓展指令，从存储器中读取输入数据，对输入数据进行分组运算处理，得到输出数据，将所述输出数据存入存储器；

所述主处理器还用于从存储器中读取由协处理器存储的输出数据；其中，运算处理包括卷积运算、激活运算和池化运算。

进一步，所述拓展指令为基于RISC-V架构的拓展指令；

所述拓展指令包括第一至第五指令；

所述第一指令用于配置三组寄存器，所述三组寄存器分别用于存储输入数据信息、输出数据信息和卷积参数信息；

所述第二指令用于配置输入数据和输出数据在存储器的地址、卷积核的大小和运算步长，并对输入数据进行卷积运算，然后将卷积运算的结果作为输出数据存入存储器；

所述第三指令用于配置输入数据和输出数据在存储器的地址、池化窗口大小和运算步长，并对输入数据进行局部池化运算，然后将局部池化运算的结果作为输出数据存入存储器；