[发明专利]一种分离栅闪存单元的半导体结构及其制造方法

说明书

本发明提供了一种分离栅闪存单元的半导体结构及其制造方法。本发明所提供的分离栅闪存单元至少包括形成在衬底上的选择栅极和浮栅极，上述选择栅极的一侧形成有隔离墙，上述隔离墙的另一侧为上述浮栅极，上述隔离墙下方的衬底上部形成有离子注入区，其中上述离子注入区的离子注入类型不同于上述衬底的离子注入类型。本发明还提供了一种用以制造上述分离栅闪存单元的制造方法，本发明提供的制造方法能够兼容现有的分离栅闪存单元的制造工艺，在不增加工艺成本、工艺复杂度的情况下所制造出的分离栅闪存单元能够降低沟道反型空乏区域对沟道电流的影响，从而改善闪存单元沟道电流的特性，优化器件性能。

技术领域

本发明涉及半导体结构及其制造领域，尤其涉及一种分离栅闪存单元的结构及其制造。

背景技术

快闪存储器(Flash Memory)由于具有非易失性，易于编程、擦除，使用寿命长，低成本等优点，被广泛应用于各个领域，包括消费电子、网络通信设备、工业仪器仪表嵌入式系统、汽车器件等。基于浮栅结构的分离栅闪存作为快闪存储器的一种，采用源端沟道电子注入(Source-Side Hot Electron injection)机制进行编程操作，采用浮栅和擦除栅两层多晶硅建电场增强型隧穿(Poly-to-Poly Enhance Tunneling)进行擦除操作，具有更高的编程/擦除效率，因此可以采用较厚的隧道电介质层而获得卓越的可靠性。同时，独立选择栅的采用使得其不存在过擦除问题，大幅简化了产品设计。目前基于浮栅结构的典型的分离栅flash有SST ESF3和Silvo-Flash(ZL201520483612.0)等，均采用独立四栅结构。

分离栅闪存单元的选择栅与浮栅之间需要使用较厚的隔离膜层(165A)进行隔离，防止高电压编程时发生反向隧穿(reverse tunneling)问题。对于CMOS分离栅闪存单元，现有工艺中选择栅与浮栅之间的隔离膜层下方为纯P型掺杂区域，该区域在沟道反型时会成为一个空乏区，从而在电流读取时，相当于在选择栅沟道与浮栅沟道之间串联了一个较大的电阻，导致电流偏低。

随着闪存技术往高集成度趋势发展，闪存单元尺寸与操作电压不断缩小，沟道电流水平不断下降，选择栅与浮栅之间的隔离膜层下方沟道反型空乏区对沟道整体电流的影响显著增大，造成闪存单元擦除窗口缩减，最终导致良率与可靠性测试中与擦除相关的失效数量增加。

因此，亟需一种分离栅闪存单元的半导体结构及其制造方法，能够降低上述沟道反型空乏区域对沟道电流的影响，从而改善闪存单元沟道电流的特性，优化器件性能。

发明内容

以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。

如上所述，为了降低分离栅闪存单元沟道反型空乏区域对沟道电流的影响，本发明提供了一种分离栅闪存单元的半导体结构，上述分离栅闪存单元至少包括形成在衬底上的选择栅极和浮栅极，上述选择栅极的一侧形成有隔离墙，上述隔离墙的另一侧为上述浮栅极，上述隔离墙下方的衬底上部形成有离子注入区，其中上述离子注入区的离子注入类型不同于上述衬底的离子注入类型。

在上述半导体结构的一实施例中，可选的，上述离子注入区的离子注入类型为N型，上述衬底的离子注入类型为P型，其中

上述离子注入区采用的N型离子为砷。

在上述半导体结构的一实施例中，可选的，上述选择栅极另一侧的衬底上部与上述浮栅极另一侧的衬底上部分别形成有上述分离栅闪存单元的源/漏极离子注入区，其中

上述离子注入区的深度小于上述源/漏极离子注入区的深度。

在上述半导体结构的一实施例中，可选的，上述源/漏极离子注入区的离子注入类型与上述离子注入区的离子注入类型相同，以及