[发明专利]封装结构及其制造方法

说明书

提供一种封装结构，包括半导体晶粒、绝缘密封体、介电层以及重布线路层。半导体晶粒具有主动面、相对于主动面的背面以及配置于主动面上的多个导电凸块。绝缘密封体密封半导体晶粒。重布线路层配置于绝缘密封体上且电性连接至多个导电凸块。介电层配置于绝缘密封体与重布线路层之间，其中介电层密封每一多个导电凸块的至少一部分。另提供一种封装结构的制造方法。

技术领域

本发明涉及一种封装结构及其制造方法，尤其涉及一种具有更好的封装性能及可靠度的封装结构及其制造方法。

背景技术

为了使电子产品实现轻薄短小的设计，半导体封装技术跟着日益进展，以试图发展出小体积、重量轻、高密度以及在市场上具有高竞争力的产品。举例而言，扇出型(fan-out)封装由于其密实度(compactness)而趋于热门。然而，随着这些产品的尺寸减小，如封装可靠度及破裂(cracking)等诸多问题变得极其重要。通过整合扇出型封装改善所提供的可靠度与性能，同时排除半导体晶粒的破裂问题，实为未来封装上的关键因素。

发明内容

据此，本发明直接提供一种封装结构及其制造方法，其中此封装结构增强封装性能与可靠度，同时减少半导体晶粒的破裂问题。

本发明提供一种封装结构，包括半导体晶粒、绝缘密封体、介电层以及重布线路层。半导体晶粒具有主动面、相对于主动面的背面以及配置于主动面上的多个导电凸块。绝缘密封体密封半导体晶粒。重布线路层配置于绝缘密封体上且电性连接至多个导电凸块。介电层配置于绝缘密封体与重布线路层之间，其中介电层密封每一多个导电凸块的至少一部分。

在本发明的一实施例中，上述的介电层的侧壁与绝缘密封体的侧壁以及重布线路层的侧壁对齐。

在本发明的一实施例中，上述的多个导电凸块的高度范围从3微米至20微米。

在本发明的一实施例中，上述的绝缘密封体还覆盖半导体晶粒的所述主动面，多个导电凸块通过绝缘密封体以及介电层密封。

在本发明的一实施例中，上述的介电层完全覆盖绝缘密封体的顶面。

在本发明的一实施例中，上述的封装结构还包括多个导电端子。多个导电端子配置于重布线路层上，其中多个导电端子经由重布线路层电性连接至多个导电凸块。

本发明还提供一种封装结构的制造方法。方法至少包括以下步骤。提供载板。形成粘着层于载板上。接合半导体晶粒于粘着层上，其中半导体晶粒具有主动面、相对于主动面的背面以及配置于主动面上的多个导电凸块。半导体晶粒以面朝下的方式接合于粘着层上，以使多个导电凸块面向粘着层。形成绝缘密封体于粘着层上以密封半导体晶粒。剥离载板，使得粘着层从半导体晶粒以及绝缘密封体上分离。形成介电层于绝缘密封体上以覆盖半导体晶粒的主动面以及绝缘密封体。形成重布线路层于介电层及半导体晶粒上，其中重布线路层电性连接至多个导电凸块。

在本发明的一实施例中，上述的绝缘密封体的顶面与半导体晶粒的主动面形成共面。

在本发明的一实施例中，上述的制造方法形成介电层后，执行介电层的薄化步骤，直到介电层的顶面与多个导电凸块的顶面共面。

在本发明的一实施例中，上述的制造方法在薄化步骤后，多个导电凸块的高度范围从3微米至20微米。

在本发明的一实施例中，上述的制造方法形成介电层以完全覆盖所述绝缘密封体的顶面，以使介电层将所述重布线路层与绝缘密封体分开。

在本发明的一实施例中，上述的介电层的侧壁与绝缘密封体的侧壁以及重布线路层的侧壁对齐。

基于上述，本发明所形成的封装结构中半导体晶粒具有通过介电层密封或通过介电层以及绝缘密封体密封的多个导电凸块。此外，半导体晶粒的背面及侧壁通过绝缘密封体密封及保护。因此，可改善封装的可靠度及性能，且减少了晶粒破裂的问题。