[发明专利]形成多个沉积半导体层的堆叠结构的方法

说明书

本技术的实施方式可包括形成半导体层的堆叠结构的方法。所述方法可包括在基板上沉积第一氧化硅层。所述方法还可包括在第一氧化硅层上沉积第一硅层。所述方法可进一步包括在第一硅层上沉积第一氮化硅层。沉积第一氮化硅层或应力层可包括减小在第一硅层、第一氧化硅层或基板中的至少一个中的应力。另外，所述方法可包括在第一氮化硅层上沉积第二硅层。操作可形成半导体层的堆叠结构，其中所述堆叠结构包括第一氧化硅层、第一硅层、第一氮化硅层和第二硅层。

相关申请的交叉引用

本申请要求由Miao等人于2017年7月6日递交的名称为“METHODS OF FORMING ASTACK OF MULTIPLE DEPOSITED SEMICONDUCTOR LAYERS”的美国临时申请第62/529,207号的权益，该临时申请的全部内容出于所有目的通过引用的方式并入在此。

技术领域

本技术的实施方式涉及半导体处理领域，包括沉积技术。

背景技术

通过在基板表面上产生经复杂图案化的材料层的工艺，使集成电路成为可能。在基板上产生图案化的材料需要用于沉积待图案化的材料的受控方法。使用物理、化学和等离子体增强式沉积技术在基板上沉积不同的材料。通常，这些层应该跨基板表面均匀且平滑地沉积。另外，不同的材料具有不同的特性。不同材料的许多层可带来对层的堆叠结构或基板本身的不同影响。这些不同影响可改变集成电路和其他半导体装置的性能和可靠性。随着半导体装置的尺寸缩小，沉积的层通常具有更严格的均匀性和粗糙度要求。因此，需要可用于生产高质量装置和结构的改善的系统和方法。通过本技术来解决这些和其他的需求。

发明内容

随着半导体装置变小，图案化这些装置可能变得更具挑战性。更小的特征可能更难以限定。这可能是由于尺寸减小或性能、可靠性和制造产量所需的更严格公差。诸如3DNAND、垂直NMOS和垂直PMOS的结构可跨晶片的大部分具有不同半导体材料的薄层。这些层应该均匀并且具有最小的粗糙度。下文所述的方法可通过管理由不同的材料层造成的应力，来对半导体材料的多个层部分地提供改善的沉积处理。

本技术的实施方式可包括一种形成半导体层的堆叠结构的方法。所述方法可包括在基板上沉积第一氧化硅层。所述方法还可包括在第一氧化硅层上沉积第一硅层。所述方法可包括在第一硅层上沉积第一氮化硅层。所述方法可进一步包括在第一氮化硅层上沉积第二硅层。另外，所述方法可包括在与具有第一氧化硅层的基板的一侧相对的基板的一侧上沉积应力层。操作可形成半导体层的堆叠结构，其中所述堆叠结构包括第一氧化硅层、第一硅层、第一氮化硅层和第二硅层。

本技术的实施方式可包括一种形成半导体层的堆叠结构的方法。所述方法可包括在基板上沉积第一氧化硅层。所述方法还可包括在第一氧化硅层上沉积第一硅层。所述方法可进一步包括在第一硅层上沉积第一氮化硅层。沉积第一氮化硅层可包括使包括氦和硅烷或乙硅烷的气体流动通过等离子体，以形成等离子体流出物。可用RF功率来维持等离子体。沉积第一氮化硅层可包括减小在第一硅层、第一氧化硅层或基板中的至少一个中的应力。另外，所述方法可包括在第一氮化硅层上沉积第二硅层。操作可形成半导体层的堆叠结构，其中所述堆叠结构包括第一氧化硅层、第一硅层、第一氮化硅层和第二硅层。

实施方式可包括一种管理在半导体基板上的氮化硅层中的应力的方法。所述方法可包括确定在氮化硅层中的目标应力水平。所述方法还可包括使用校准曲线来确定氦的流率和RF功率，以达到目标应力水平。所述方法可进一步包括在具有RF功率的情况下使氦(以所述流率)和硅烷或乙硅烷流动通过等离子体。另外，所述方法可包括在半导体基板上沉积氮化硅层。

附图简要说明

图1示出根据本技术的实施方式的基板上的半导体层的堆叠结构。

图2示出根据本技术的实施方式的基板上的半导体层的堆叠结构。

图3示出根据本技术的实施方式的在基板的背侧上具有氮化硅的基板上的半导体层的堆叠结构。