[发明专利]低泄漏场效应晶体管

说明书

在存在边缘晶体管现象的情况下呈现低泄漏的FET设计。实施方式包括nFET设计，其中通过在栅极结构的至少一部分内形成额外P+注入区来增加nFET的覆盖在边缘晶体管上的栅极结构的功函数MF，从而使边缘晶体管的Vt增加至可以超过nFET的中央传导沟道的Vt的水平。在一些实施方式中，修改nFET的栅极结构以使边缘晶体管的有效沟道长度相对于FET的中央传导沟道的长度增加或“扩展”。还公开了改变覆盖在边缘晶体管上的栅极结构的功函数MF的其他方法。该方法可以适于通过反转或替代材料类型来制造pFET。

相关申请的交叉引用

本申请要求于2017年6月7日提交的美国专利申请第15/616,811号的优先权，该美国专利申请的全部公开内容通过引用并入本文。

背景技术

(1)技术领域

本发明涉及集成电路场效应晶体管(FET)设计，并且更具体地涉及低泄漏场效应晶体管设计。

(2)背景技术

在集成电路(IC)场效应晶体管(FET)的制造中，绝缘体上硅(SOI)衬底与体硅衬底相比具有许多益处，包括更高的速度、更低的功耗、改进的射频(RF)性能以及改进的辐射电阻。对于许多IC应用来说，介电隔离CMOS FET由于其可扩展性、低功率和设计灵活性而是优选的晶体管和逻辑结构。在介电隔离的CMOS中，N型MOSFET和P型MOSFET通过各自制造在其自己的硅岛中而彼此横向隔离。典型地这种隔离通过将SOI衬底的硅膜蚀刻成间隔开的岛并且用沉积的二氧化硅(SiO₂)回填这些岛之间的间隙来提供，尽管在SOI的早期，通过晶体管之间硅区的局部氧化进行的隔离(也被称为LOCOS隔离)已经被广泛使用。

图1是在SOI上制造的典型的现有技术N型MOSFET(“nFET”)100的布局的顶视图。P型硅岛102以常规方式(例如，通过硼的扩散)形成在SOI衬底上，并且通过回填或LOCOS隔离被SiO₂ 104包围。在硅岛102上方形成包括绝缘体(例如，氧化物层)和上覆栅极材料(例如，多晶硅)的、具有长度L的栅极结构106。通过在硅岛102上方的掩膜注入区域111内注入或扩散N+材料(例如，磷，砷)来形成N型源极108区和N型漏极110区(注意，用于限定源极108N+注入区和漏极110N+注入区的掩膜注入区域111与围绕硅岛102的SiO₂交叠)。因此，栅极结构106相对于源极108区和漏极110区是自对准的并且限定了源极108区与漏极110区之间的传导沟道113。分别对源极108区和漏极110区形成导电接触部112、114。为了清楚起见，省略了其他共同结构(例如，器件互连、栅极接触部等)。

SiO₂回填和LOCOS隔离技术以及类似的工艺使nFET传导沟道113的两个相对的横向边缘116(由参考椭圆118内的粗线指示)与SiO₂接触(nFET 100的宽度垂直于长度L并且在SOI衬底的平面中)。在针对nFET100的IC制造处理期间，注入至栅极结构106下面的P型硅岛102内(即，FET传导沟道113内)的硼从nFET传导沟道113的边缘116处的硅中分离到相邻的SiO₂ 104中。分离使FET的边缘116处的硅中的硼浓度低于传导沟道113的中央区的硼浓度(该中央区大致由虚线参考框120包围)。众所周知，nFET 100的边缘116处的硼耗尽会导致沟道边缘处的阈值电压由于边缘116处的带隙向下弯曲而降低，典型地降低了十分之几伏(用于参考，硅的带隙为约1V)。对于每67mV的能带弯曲，漏极漏电流Id_OFF约以十倍电流的速率增加。因此，与没有硼耗尽的平坦轮廓相比，nFET 100的边缘116处的硼耗尽可能使得边缘116处的漏电流增加多个数量级。