[发明专利]半导体存储器设备及其数据路径配置方法

说明书

公开了半导体存储器设备，包括：单元阵列，其包括第一行块和第二行块；位线感测放大器块，其感测存储在第一行块或第二行块中的数据；局部感测放大器，其锁存从位线感测放大器块传送的感测的数据；以及开关，其响应于选择信号将局部感测放大器与第一全局数据线和第二全局数据线中的所选择的全局数据线连接。第二行块可以位于单元阵列的边缘处，并且当第一行块被激活时，开关将局部感测放大器与第一全局数据线连接，并且当第二行块被激活时，开关将局部感测放大器与第二全局数据线连接。

相关申请的交叉引用

本申请要求于2017年11月7日在韩国知识产权局提交的韩国专利申请第10-2017-0147524号的优先权，其公开内容在此通过引用整体并入本文。

技术领域

本文描述的发明构思的实施例涉及半导体存储器设备，并且更具体地，涉及能够利用数据路径配置写入或读取数据的半导体存储器设备及其相关方法。

背景技术

各种电子系统中使用的半导体存储器设备的容量和速度取决于用户对高性能的要求而增加。例如，动态随机存取存储器(DRAM)(一种类型的易失性存储器)以在单元电容器中被充电的电荷形式存储数据。

DRAM的单元阵列可以使用行块(或子阵列)作为基本单元，在行块(或子阵列)中以行和列布置的存储器单元。连接到对应位线的多个位线感测放大器(bit line senseamplifier)BLSA被设置在行块之间。从所选择的列的位线感测放大器输出的数据通过局部(local)数据线输入到局部感测放大器(local sense amplifier)LSA。局部感测放大器LSA典型地将输入数据传送到偶全局数据线(even global data line)GIOe或奇全局数据线(odd global data line)GIOo。

然而，在具有开放位线结构的位线感测放大器的单元阵列中，存在以下限制：行块的数量为奇数。当行块中的、放置在单元阵列的边缘处的行块被同时选择并且存在偶数个行块时，从这些边缘行块输出的数据将被传送到相同的全局(global)数据线(例如，偶全局数据线)。因此，如果将对放置在包括偶数个行块的单元阵列的边缘处的行块执行读取操作，则在全局数据线处发生数据冲突。

在取决于各种要求提供偶数个行块的情况下，数据冲突对性能的改善造成了很大的限制。

发明内容

根据示例性实施例，半导体存储器设备包括：单元阵列，其包括第一行块和第二行块；位线感测放大器块，其感测存储在第一行块或第二行块中的数据；局部感测放大器，其锁存从位线感测放大器块传送的感测的数据；以及开关，其响应于选择信号将局部感测放大器与第一全局数据线和第二全局数据线中的任何一个连接。第二行块可以位于单元阵列的边缘处，并且当第一行块被激活时，开关将局部感测放大器与第一全局数据线连接，并且当第二行块被激活时，开关将局部感测放大器与第二全局数据线连接。

根据示例性实施例，半导体存储器设备包括第一全局数据线和第二全局数据线，该半导体存储器设备包括：第一边缘行块，位于单元阵列的一端；第二边缘行块，位于单元阵列的相对端；第三行块，设置在第一边缘行块与第二边缘行块之间；第一局部感测放大器，其将从第一边缘行块感测的第一数据输出到第一全局数据线；第二局部感测放大器，其将从第二边缘行块感测的第二数据输出到边缘全局数据线；第三局部感测放大器，其将从第三行块感测的第三数据输出到第二全局数据线；以及复用器，其响应于选择信号而选择性地将第一全局数据线、第二全局数据线和边缘全局数据线中的两个与输入/输出感测放大器连接。

根据示例性实施例，半导体存储器设备的数据路径配置方法包括：接收用于选择包括在单元阵列中的多个行块中的至少一个的地址；确定地址是否对应于单元阵列的多个行块中的边缘行块；以及取决于确定结果将对应于所选择的至少一个行块的局部感测放大器连接到偶全局数据线或奇全局数据线。

附图说明