[发明专利]具有改进的布局的集成电路器件

说明书

一种集成电路器件包括：器件层，具有根据预定的器件节距间隔开的器件；第一金属互连层，设置在器件层之上并且耦合到器件层；以及第二金属互连层，设置在第一金属互连层之上并且通过第一通孔层耦合到第一金属互连层。第二金属互连层具有根据预定的金属线节距间隔开的金属线，并且预定的金属线节距与预定的器件节距的比率小于1。本发明的实施例还涉及具有改进的布局的集成电路器件。

技术领域

本发明的实施例涉及具有改进的布局的集成电路器件。

背景技术

在先进的集成电路节点中，至晶体管和其他有源器件的连接销(诸如输入/输出(I/O)连接销)的形状限于矩形。多晶硅线和连接销也需要位于预定轨道上。典型的方法是将所有连接销定位在金属-I(M1)互连层上，并设置M1轨道的节距以匹配器件层处的多晶硅线的节距。也就是说，M1轨道节距与多晶硅线节距的比率为一比一(1:1)。该方法扩大了M1节距，即，以匹配多晶硅线的节距，并且还减少了M1互连层中可用的布线资源量。这种方法还限制了直接在M1互连层中形成的电源线下定位器件单元的能力，因为电源线和所有连接销都位于M1层中。

发明内容

本发明的实施例提供了一种集成电路器件，包括：器件层，具有根据预定的器件节距间隔开的器件；第一金属互连层，设置在所述器件层之上并且耦合到所述器件层；以及第二金属互连层，设置在所述第一金属互连层之上，并且通过第一通孔层耦合到所述第一金属互连层，其中，所述第二金属互连层具有根据预定的金属线节距间隔开的金属线，并且其中，所述预定的金属线节距与预定的器件节距的比率小于1。

本发明的另一实施例提供了一种集成电路器件，包括：根据第一单元布局在第一位置处制造的器件的第一实例；以及根据第二单元布局在第二位置处制造的所述器件的第二实例；其中，单元布局包括：器件层；设置在所述器件层之上并且耦合到所述器件层的第一金属互连层；以及设置在所述第一金属互连层之上并且通过第一通孔层耦合到所述第一金属互连层的第二金属互连层，其中，单元布局中的所述第二金属互连层中的预定的金属线节距与所述器件层中的预定的多晶硅线节距的比率小于1，并且其中，所述第一单元布局和所述第二单元布局在所述第二金属互连层中的至少一条金属线相对于单元布局中的共同部件的相对位置方面不同。

本发明的又一实施例提供了一种制造集成电路器件的方法，包括：从器件的多个单元中选择集成电路设计中的第一位点，所述单元具有不同的单元布局；为所述第一位点选择所述器件的一个单元；在选择所述一个单元后准备布线布局；存储所述布线布局；以及使用所存储的布局制造所述集成电路器件，其中每个所述单元包括：器件层；设置在所述器件层之上并且耦合到所述器件层的第一金属互连层；以及设置在所述第一金属互连层之上并且通过第一通孔层耦合到所述第一金属互连层的第二金属互连层，并且其中，所述单元中的所述第二金属互连层中的预定的金属线节距与所述器件层中的预定的多晶硅线节距的比率小于1。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出根据一些实施例的用于集成电路器件的器件单元的M1和M0层的布局图。

图2是根据一些实施例的器件单元的一部分的截面图，其中M1线节距与多晶硅线节距的比率设置为2:3。

图3示出了根据一些实施例的用于设计用于销接入优化的VIA0外壳的单元布局的部件。

图4A和图4B示出了根据一些实施例的位于集成电路设计中的多个单元位点处的单元。

图5示出了根据一些实施例的用于相同器件单元的不同单元布局的M1线的可选位置。

图6示出了根据一些实施例的相同器件单元的不同单元布局的使用。