[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底以及位于衬底上的分立的鳍部，鳍部的材料为SiGe或III‑V族半导体材料；形成横跨鳍部的栅极层，栅极层覆盖鳍部的部分顶部和部分侧壁；在栅极层两侧的鳍部内形成凹槽，凹槽的底部露出衬底；在凹槽内形成半导体层，半导体层材料的导热系数大于鳍部材料的导热系数，半导体层底部与凹槽底部的剩余衬底相接触，且半导体层顶部低于鳍部顶部；在形成有半导体层的凹槽内形成源漏掺杂层。本发明通过采用导热系数更高的半导体层代替源漏掺杂层下方的鳍部，从而提高了器件的散热性能，改善自发热效应，进而使器件性能得到改善。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

随着器件尺寸的不断缩小，Si材料较低的迁移率已成为制约器件性能的主要因素，选择其他沟道材料成为了延续摩尔定律的一个途径。因此，为了进一步提升器件性能，PMOS晶体管通常采用SiGe沟道技术，即在沟道区域采用SiGe材料，NMOS晶体管通常采用III-V族材料沟道技术，即在沟道区域采用III-V族半导体材料，以提高沟道内载流子的迁移率。

但是，选择其他沟道材料后，器件性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，改善器件性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及位于所述衬底上的分立的鳍部，所述鳍部的材料为SiGe、Ge或III-V族半导体材料；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极层两侧的鳍部内形成凹槽，所述凹槽的底部露出所述衬底；在所述凹槽内形成半导体层，所述半导体层材料的导热系数大于所述鳍部材料的导热系数，所述半导体层底部与所述凹槽底部的剩余衬底相接触，且所述半导体层顶部低于所述鳍部顶部；在形成有所述半导体层的凹槽内形成源漏掺杂层。

相应的，本发明还提供一种半导体结构，包括：基底，包括衬底以及位于所述衬底上的分立的鳍部，所述鳍部的材料为SiGe、Ge或III-V族半导体材料；横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；半导体层，位于所述栅极层两侧的鳍部内，所述半导体层材料的导热系数大于所述鳍部材料的导热系数，所述半导体层底部与所述衬底相接触，且所述半导体层顶部低于所述鳍部顶部；源漏掺杂层，位于所述栅极层两侧的鳍部内，且所述源漏掺杂层底部与所述半导体层顶部相接触。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在栅极层两侧的鳍部内形成露出衬底的凹槽后，在所述凹槽内形成半导体层，所述半导体层材料的导热系数大于所述鳍部材料的导热系数，在形成有所述半导体层的凹槽内形成源漏掺杂层；通过采用导热系数更高的半导体层代替所述源漏掺杂层下方的鳍部，从而提高了器件的散热性能，改善器件的自发热效应(Self-heating Effect)，进而使器件性能得到改善。

附图说明