[发明专利]基于反相器设计的高速比较器电路在审
| 申请号： | 201711479966.8 | 申请日： | 2017-12-29 |
| 公开（公告）号： | CN108347234A | 公开（公告）日： | 2018-07-31 |
| 发明（设计）人： | 李永凯;岑远军;杨平;廖志凯;彭箫天;冯浪 | 申请（专利权）人： | 成都华微电子科技有限公司 |
| 主分类号： | H03K5/26 | 分类号： | H03K5/26;H03K19/0948 |
| 代理公司： | 成都惠迪专利事务所(普通合伙) 51215 | 代理人： | 刘勋 |
| 地址： | 610000 四川省成都市*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 电流输出端 电流输入端 栅端 反相器 高电平 高速比较器电路 比较器电路 输出点 锁存 大规模集成电路设计 集成电路技术 时钟输入端 版图设计 减小 电路 | ||
基于反相器设计的高速比较器电路，涉及集成电路技术。本发明包括反相器部分和锁存部分，所述锁存部分包括：第七MOS管，其电流输入端接系统高电平VDD，电流输出端接第十一MOS管的电流输入端，栅端接比较器电路输出点OUT；第八MOS管，其电流输入端接系统高电平VDD，电流输出端接比较器电路输出点OUT，栅端接第七MOS管的电流输出端；第九MOS管，其栅端接第二时钟输入端，其电流输入端接系统高电平VDD，电流输出端接第七MOS管的栅端；第十MOS管，第十一MOS管和第十二MOS管。本发明有效减小了电路及版图设计难度，更加易于大规模集成电路设计。
技术领域
本发明涉及集成电路技术。
背景技术
在数字电路越来越普遍的情况下，比较器电路是模拟电路和混合电路中广泛应用的关键单元电路，特别是在AD转换器以及DA转换器中。比较器电路主要对模拟输入信号进行比较，同时将比较结果转换为数字信号，以方便后级电路以数字信号形式，对信号进行处理。比较器电路的精度和速度作为信号链中的关键模块直接决定整颗芯片的性能，是实现AD转换的必要手段。通常，比较器的速度和精度受限于低跨导和大MOSFETS器件的失配，虽然可以采用动态失调消除技术和偏置技术都被用来提高它们的速度和分辨率，但势必增加芯片面积和设计复杂程度。
经典的交叉耦合CMOS反相器比较锁存电路结构：
如图1所示为经典的交叉耦合CMOS反相器比较锁存电路图。M3与M4、M5与M6分别串接在一起形成反相器结构；M3与M5，M4与M6的源端分别短接在一起；M2与M4组成反相器的输入端与M5与M6组成的反相器输出端短接并连接到IN&OUT1，M2与M4组成的反相器输出端短接到M5与M6组成的反相器输入端，同时与IN&OUT2连接；M1与M2作为开关管使用，M1的源极连接到VDD，漏端连接到反相器器件M3与M5的源端，M1的栅极连接到CLK1；M2的源端连接到GND，漏端连接到反相器器件M4与M6的源端，M2的栅极连接到～CLK1；CLK1与～CLK1为反相时钟信号。在非比较锁存状态下，M1与M2关闭，节省功耗；输入信号分别通过IN&OUT1与IN&OUT2进入到反相器的输入端。在比较锁存状态下，M1与M2打开，通过交叉耦合反相器的作用，信号完成比较并保持在交叉耦合反相器中。但该比较结果在非比较锁存状态下，与输入信号(IN&OUT1或者IN&OUT2)相一致，也就是说该信号通常无法直接作为比较结果供后级电路使用。在实际使用中，该锁存比较结果后面需要增加反相器级以及其它逻辑处理电路，但由于加入的反相器(或者其它逻辑电路)的栅极的寄生电容影响，在比较翻转点附近比较结果会出现非常大的迟滞与超前现象，进而造成比较器输出结果错误。
如图2所示为根据图1电路仿真分析的结果。
如图3所示为根据图1电路增加反相器级后仿真分析的结果。
由前述，经典的交叉耦合CMOS反相器比较器电路结构简单，可以实现比较锁存功能，但由于结构原因，其比较锁存功能受到一定限制，通常该结构仅作为锁存使用，而无法作为比较器使用。
发明内容
本发明所要解决的技术问题是，提出一种基于交叉耦合CMOS反相器比较锁存电路设计的高速比较器电路结构，该结构通过增加较少的器件，和版图面积的情况下，进一步提升了比较器的速度，同时真正实现了比较与锁存功能，在电路和版图设计上易于实现，可广泛应用于各类大规模模拟与混合电路设计之中。
本发明解决所述技术问题采用的技术方案是，基于反相器设计的高速比较器电路，其特征在于，包括反相器部分和锁存部分，所述锁存部分包括：
第七MOS管，其电流输入端接系统高电平VDD，电流输出端接第十一MOS管的电流输入端，栅端接比较器电路输出点OUT；
第八MOS管，其电流输入端接系统高电平VDD，电流输出端接比较器电路输出点OUT，栅端接第七MOS管的电流输出端；
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