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[发明专利]PCIe switch在PIPE接口基础上的新型测试方法、系统及FPGA装置-CN202310699838.3在审
发明人：戴锡坤;丘宏钧;卢笙 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2023-06-13 - 公布日： 2023-10-27 - 主分类号： G06F11/22 文献下载
摘要：本发明提供一种PCIe switch在PIPE接口基础上的新型测试方法、系统及FPGA装置，本发明通过PC实现CPU加上RC的成熟方案，并且使用window系统可以直接支持大部分EP驱动；通过FPGA装置的psb for ep模块以及psb for rp模块进行降速与升速，实现通过PC到EP的完整通路并达到测试psb for rp模块的作用。本发明相对于传统的在FPGA中实现CPU加RC的架构，减少开发人员数量，缩短了开发周期，节约了购买对应IP的资金，减少调试过程中的环节，进一步提高了测试效率。可以利用windows系统上的成熟驱动，减少不同EP需要重复开发驱动的时间与人力。
pcie switch pipe 接口基础上新型测试方法系统 fpga 装置

[发明专利]基于动态配置接口的时钟配置器、FPGA系统-CN202011204534.8有效
发明人：阴智昊;卢笙;范凯 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2020-11-02 - 公布日： 2023-09-05 - 主分类号： G06F1/08 文献下载
摘要：本申请提供的一种基于动态配置接口的时钟配置器、FPGA系统，所述时钟配置器包括：一或多个协议接口，以获取主机表示读写请求的地址信息；路径管理器，用于将路径分配至对应的状态管理器；状态管理器，包括：对应PLL的配置寄存器、状态寄存器、及对应DRP控制逻辑的DRP开关；状态管理器用于实时检测PLL状态及DRP控制逻辑状态并存到所述状态寄存器中；配置寄存器用于接收写请求并进行解析，以更新所述配置寄存器与状态寄存器，并根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置。于本申请基于动态接口的时钟配置器，可以实时调整PLL的各项参数，有效节省因调整时钟频率或时钟各项参数所要消耗的bit流文件编译时间，是一种更高效的FPGA时钟管理方案。
基于动态配置接口时钟 fpga 系统

[发明专利]用于FPGA原型和仿真的PCIe速度桥系统-CN202310150878.2在审
发明人：戴锡坤;卢笙 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2023-02-21 - 公布日： 2023-06-23 - 主分类号： G06F13/40 文献下载
摘要：本发明提供一种用于FPGA原型和仿真的PCIe速度桥系统，包括：控制信号跨时钟域处理模块，用于实现PCIe控制器到PCIe PHY的控制信号的跨时钟域处理；数据信号跨时钟域处理模块，用于实现PCIe PHY到PCIe控制器的数字信号的跨时钟域处理；内向FIFO处理模块，用于接收来自PCIe PHY的第一时钟域的数据包，并在转换为第二时钟域的数据包后发送至PCIe控制器；外向FIFO处理模块，用于接收来自PCIe控制器的第二时钟域的数据包，并在转换为第一时钟域的数据包后发送至PCIe PHY。本发明的用于FPGA原型和仿真的PCIe速度桥系统能够消除PCIe PHY和PCIe控制器之间的时钟频率差异，保证PCIe设备的正常运行。
用于 fpga 原型仿真 pcie 速度系统

[发明专利]神经网络和基于神经网络的目标检测及深度预测方法-CN201911106727.7有效
发明人：王向韬;卢笙;姜欣;肖骁;程凯;王磊 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2019-11-13 - 公布日： 2023-06-13 - 主分类号： G06T7/33 文献下载
摘要：本申请提供的一种神经网络和基于神经网络的目标检测及深度预测方法，所述神经网络包括：深度预测子网络、及目标检测子网络；所述深度预测子网络根据原始图像进行预处理以提取特征图，并将浅层特征图和深层特征图进行拼接，再通过深度预测输出多个不同尺度的视差图，据以得到深度图；所述目标检测子网络根据部分所述特征图通过感受野模块以进行多维度信息的目标检测；通过所述深度预测子网络与所述目标检测子网络结合实现单一网络，以同时输出所述深度图及目标检测结果。本申请通过单目视觉提供了精准且高效的FCW方案，能够为市面上绝大多数的汽车厂商所搭配，从而推进自动驾驶产业，发展前景巨大。
神经网络基于目标检测深度预测方法

[发明专利]接收端无信号的LVDS错误通道确定方法、装置、终端及介质-CN202211153194.X在审
发明人：张宏;卢笙;谢水源 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-09-21 - 公布日： 2023-03-14 - 主分类号： H04L43/08 文献下载
摘要：本申请提供接收端无信号的LVDS错误通道确定方法、装置、终端及介质，获取基于差分输入模式所进行的低压差分信号电路接口测试过程中的第一低压差分信号仿真波形图，从中查找无接收信号的第一接收端所对应的全部通道并聚合形成第一通道集合；获取基于单端输入模式所进行的低压差分信号电路接口测试过程中的第二低压差分信号仿真波形图，从中找出与第一接收端互为映射的第二接收端，并将第二接收端所对应的全部错误通道聚合形成第二通道集合；将第一通道集合与第二通道集合中的通道进行逐个比对以找出公共通道；将公共通道作为无接收信号的第一接收端的所有错误通道。只需简单重复使用传统测试方法就能找到所需的通道，通过比对就能找出错误通道。
接收信号 lvds 错误通道确定方法装置终端介质

[发明专利]可验证EMMC用户接口的FPGA原型验证平台-CN202211152557.8在审
发明人：郑纯皓;卢笙;谢水源 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-09-21 - 公布日： 2023-01-20 - 主分类号： G06F9/445 文献下载
摘要：本发明的可验证EMMC用户接口的FPGA原型验证平台，通过引入testcase模块输出对应与连接外部EMMC芯片的用户设计接口对所述EMMC芯片执行同一测试操作的用户测试指令数据，以供通过判断是否对所述外部EMMC芯片成功完成该测试操作来确定所述用户设计接口经过FPGA原型验证平台连接到外部EMMC芯片中硬件链路是否正确，简化了问题定位的过程。
验证 emmc 用户接口 fpga 原型平台

[发明专利]可SerDes接口信号识别的FPGA原型验证平台-CN202211152522.4在审
发明人：朱智敏;李京;卢笙;谢水源 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-09-21 - 公布日： 2023-01-17 - 主分类号： G06F30/30 文献下载
摘要：本发明的可SerDes接口信号识别的FPGA原型验证平台，通过使用了RTL代码实现机器学习算法，并用由Xilinx MGT接收模块输出的并行数据作为训练集进行训练，最终得出电路输入状态的预测模型，再基于该预测模型对输入模型的信号进行预测，并根据该预测结果恢复为输入所述加扰模块前由平台上的SerDes接口接收的串行数据；本发明有效的避免了由于部分MGT电路内部设计问题，使得电路识别输入为不定态，最终会产生错误的输出结果，对原型验证干扰问题的出现，方便在FPGA原型验证过程中能过清晰地掌握信号的输入状态，也可以及时的对输入进行调整，优化了整个流程。
serdes 接口信号识别 fpga 原型验证平台

[发明专利]一种触发器电路、驱动电路及芯片-CN202211184953.9在审
发明人：张斯敏;卢笙;谢水源 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-09-27 - 公布日： 2023-01-06 - 主分类号： H03K3/012 文献下载
摘要：本发明提供一种触发器电路、驱动电路及芯片。所述触发器电路包括：时钟信号生成电路，用于生成时钟信号；脉冲信号生成电路，与所述时钟信号生成电路相连，用于根据所述时钟信号生成脉冲信号，所述脉冲信号的周期为所述时钟信号的整数倍，且在所述脉冲信号的任一高电平持续时间段内所述时钟信号仅存在一个驱动沿；触发器，所述触发器的时钟输入端与所述时钟信号生成电路相连，用于输入所述时钟信号，所述触发器的使能端与所述脉冲信号生成电路相连，用于输入所述脉冲信号。所述触发器电路能够简化时钟树结构。
一种触发器电路驱动芯片

[发明专利]以太网降速方法、系统、介质及FPGA验证平台-CN202211166210.9在审
发明人：刘明洋;卢笙 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-09-21 - 公布日： 2022-12-27 - 主分类号： G06F30/398 文献下载
摘要：本发明提供一种以太网降速方法、系统、介质及FPGA验证平台；所述方法包括以下步骤：接收所述外部设备发送的第一以太包；基于所述第一以太包监测FIFO状态；在所述FIFO状态满足第一预设条件时，发送暂停帧至所述外部设备，以使所述外部设备暂停向所述FPGA验证平台发送所述第一以太包；本发明通过对FPGA验证平台的FIFO状态进行实时监测，以在该FIFO状态满足第一预设条件时，主动向外部设备发送暂停帧，以使该外部设备暂停向该FPGA验证平台发送以太包，从而有效弥补了用户网表与外部设备之间的速率差，解决了低时钟频率的FPGA验证平台与外部设备的连接的问题。
以太网方法系统介质 fpga 验证平台

[发明专利]基于硬件分层级的可扩展硬件平台及扩展方法-CN202210752616.9在审
发明人：韩朝辉;卢笙;刘甲;谢水源 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-06-28 - 公布日： 2022-11-18 - 主分类号： G06F15/78 文献下载
摘要：本发明提供一种基于硬件分层级的可扩展硬件平台及扩展方法，所述基于硬件分层级的可扩展硬件平台包括：业务模块，包括与不同业务对应的业务单元；控制模块，包括不同层级的控制器，与所述业务单元连接的控制器为一级控制器，与所述一级控制器连接的控制器为二级控制器；其中，所述业务单元与所连接的一级控制器组成一个单一功能模块，所述一级控制器为所连接的业务单元提供运行业务所需的用户时钟、系统总线以及管理接口，所述二级控制器为所连接的一级控制器提供一级用户时钟、一级系统总线以及一级管理接口。本发明将控制模块与业务模块分离，两者通过特定的接口互连，可以单独对两者进行各自的升级与修改，而不会影响整个系统的运行。
基于硬件层级扩展平台方法

[发明专利]芯片设计测试方法、系统、介质、设备及FPGA原型验证平台-CN202210760167.2在审
发明人：张旭;卢笙;韩朝辉;谢水源 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-06-29 - 公布日： 2022-11-15 - 主分类号： G01R31/3185 文献下载
摘要：本发明提供一种芯片设计测试方法、系统、介质、设备及FPGA原型验证平台；所述FPGA原型验证平台包括至少两个验证块；每一所述验证块包括控制FPGA和测试FPGA；所述控制FPGA与所述测试FPGA连接，用于控制所述测试FPGA对芯片的设计进行测试；本发明通过对该FPGA原型验证平台的资源进行分割，能够同时给多个用户同时提供设计验证环境，从而有效避免了该FPGA原型验证平台的资源浪费，同时提高了客户的验证效率，及降低成本。
芯片设计测试方法系统介质设备 fpga 原型验证平台

[发明专利]高速互联接口参数的自适应训练方法及设备-CN202210762492.2在审
发明人：李京;卢笙;谢水源 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-06-29 - 公布日： 2022-11-11 - 主分类号： G06F8/71 文献下载
摘要：本发明提供一种高速互联接口参数的自适应训练方法及设备，方法包括：在控制器指示两两互联的芯片通信连接，且第一芯片和第二芯片处于成功通信状态下时，将第一芯片配置为主模式芯片，第二芯片配置为从模式芯片，以对处于从模式的第二芯片的高速互联接口参数进行参数训练，以检测出第二芯片的最优高速互联接口参数；待第二芯片的高速互联接口参数训练完成后，将第二芯片配置为主模式芯片，第一芯片配置为从模式芯片，以对处于从模式的第一芯片的高速互联接口参数进行参数训练，以检测出第一芯片的最优高速互联接口参数。本发明在针对成百上千的高速接口时，提高配置精确性，容易查找出错定位，并可以大大缩短原型验证的周期，进而缩短项目周期。
高速联接参数自适应训练方法设备

[发明专利]映射生成方法、映射生成装置、介质及电子设备-CN202210773495.6在审
发明人：陆昕韵;卢笙;谢水源 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-07-01 - 公布日： 2022-10-25 - 主分类号： G06F9/50 文献下载
摘要：本发明提供一种映射生成方法、映射生成装置、介质及电子设备。所述映射生成方法应用于仿真系统，所述仿真系统包括控制单元、仿真单元以及请求发送单元，所述映射生成方法包括：通过所述请求发送单元对所述仿真系统进行搜索处理，以获取系统层次信息；获取各所述控制单元的第一逻辑标识和第一物理标识；基于所述系统层次信息、所述第一逻辑标识和所述第一物理标识生成第一仿真系统映射，所述请求发送单元根据所述第一仿真系统映射识别源控制单元的第一逻辑标识以获取第一识别信息，所述第一识别信息被转发至目标控制单元。所述映射生成方法能够提高仿真系统的运行速度并节省仿真系统的资源。
映射生成方法装置介质电子设备

[发明专利]数据验证平台及其数据验证方法、计算机可读存储介质-CN202210760156.4在审
发明人：陆昕韵;卢笙;谢水源 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2022-06-29 - 公布日： 2022-10-21 - 主分类号： G06F11/30 文献下载
摘要：本发明提供一种数据验证平台及其数据验证方法、计算机可读存储介质，所述数据验证平台包括至少两组扩展模块及与该扩展模块连接的主控模块；扩展模块用于接收所述待验证项目数据，并验证待验证项目数据；主控模块用于编译与待验证项目数据相关的基础数据文件及检测扩展模块的运行状态；且当检测到已验证过待验证项目数据的扩展模块处于被占用状态，且存在处于空闲状态的另一组扩展模块时，将基础数据文件中的环境配置变量进行修改；根据修改后的环境配置变量将所述基础数据文件映射至另一组扩展模块。通过本发明可以实现高效率使用FPGA资源，且无需等待特定的硬件被释放后才进行作业，便可以向用户提供共享整个FPGA原型/仿真系统的能力与灵活性。
数据验证平台及其方法计算机可读存储介质

[发明专利]一种新型架构的FPGA验证平台-CN202110355226.3在审
发明人：张旭;卢笙;韩朝辉;陈盈安 -专利权人： 芯启源（上海）半导体科技有限公司
申请日： 2021-04-01 - 公布日： 2022-10-14 - 主分类号： G05B19/042 文献下载
摘要：本发明公开了一种新型架构的FPGA验证平台，包括主FPGA原型验证板和四块从FPGA原型验证板，四块从FPGA原型验证板分别与主FPGA原型验证板连接，主FPGA原型验证板包括一块主控FPGA芯片C4、一个JTAG接口、一个PCIE接口、一块flash和21个FMC接口，从FPGA原型验证板包括一块控制FPGA芯片C1、一块FPGA芯片VU440和9个FMC接口，相比现有技术，本发明通过将四块从FPGA原型验证板与主FPGA原型验证板连接，实现堆叠结构，实现时钟的同步，还能够在迭代维护时，通过flash自动将配置好的验证代码烧写进去，减少JTAG烧写，优化迭代步骤，提高工作效率。
一种新型架构 fpga 验证平台

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