[发明专利]P型MOSFET的制作方法在审
申请号: | 201711102808.0 | 申请日: | 2017-11-09 |
公开(公告)号: | CN107749398A | 公开(公告)日: | 2018-03-02 |
发明(设计)人: | 徐秋霞;许高博;陶桂龙;李俊峰;陈大鹏;叶甜春 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L21/28;H01L29/78 |
代理公司: | 中科专利商标代理有限责任公司11021 | 代理人: | 任岩 |
地址: | 100029 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | mosfet 制作方法 | ||
1.一种P型MOSFET的制作方法,包括:
在衬底上形成P型MOSFET的一部分,包括:位于衬底中的源/漏区、在衬底上方位于源/漏区之间的假栅叠层以及围绕假栅叠层的栅极侧墙;
去除假栅叠层以在栅极侧墙内侧形成栅极开口,使衬底的表面露出;
在栅极开口处依次形成界面氧化物层、高K栅介质层和第一金属栅层;
利用各向同性的等离子体掺杂方法在第一金属栅层中掺杂离子,并控制等离子体的能量,使得掺杂离子仅仅分布在第一金属栅层中,并根据期望的阈值电压控制掺杂离子注入的剂量;其中,所述掺杂离子为能够增加有效功函数的P型掺杂剂;
在第一金属栅层上形成第二金属栅层以填充栅极开口;以及
进行退火处理使掺杂离子扩散并聚积在高K栅介质层与第一金属栅层之间的上界面处以及高K栅介质层与界面氧化物层之间的下界面处,并且在该上界面处、下界面处通过界面反应均形成电偶极子。
2.根据权利要求1所述的制作方法,其中,所述等离子体掺杂的能量介于0.1keV-20keV之间。
3.根据权利要求1所述的制作方法,其中,所述离子注入的剂量介于1E13-5E15cm-2之间。
4.根据权利要求1所述的制作方法,其中,所述P型掺杂剂包括:硼的氢化物、氟化物及氯化物,为如下材料中的一种或其组合:B2H6、B4H10、B6H10、B10H14、B18H22、BF3或BCl3。
5.根据权利要求1所述的制作方法,其中,所述高K栅介质层的材料为如下材料的一种或其组合:ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO或HfLaON。
6.根据权利要求1所述的制作方法,其中:
所述第一金属栅层的材料为如下材料中的一种或其组合:TiN、TaN、MoN、WN、TaC或TaCN;和/或
所述第二金属栅层包括多层金属材料,其中紧靠第一金属栅层的金属材料选择吸氧性能好的金属,包括:Ti,TiAl,Ta中的至少一种;然后是势垒阻挡层金属,包括:TiN,TaN,Ta,MoN,A1N,WN中的一种或两种;最后是填充金属,包括:W,Al,TiAl,Mo中的一种或两种。
7.根据权利要求1所述的制作方法,其中:
所述高K栅介质层的厚度介于1.5nm-5nm之间;和/或
所述第一金属栅层的厚度介于2nm-10nm之间。
8.根据权利要求1所述的制作方法,其中,所述进行退火处理使掺杂离子扩散的条件为:退火温度为350℃-450℃,退火时间为20min-90min。
9.根据权利要求1所述的制作方法,其中,所述P型MOSFET的一部分还包括:硅化区,形成于源/漏区的表面;以及层间介质层,覆盖在源/漏区的上方、栅极侧墙外表面周围以及假栅叠层的上方;所述假栅叠层包括:假栅介质和假栅导体,并且利用化学机械抛光平坦化层间介质层的表面并暴露假栅导体的顶部表面。
10.根据权利要求1至9任一项所述的制作方法,其中,在形成高K栅介质层之后,在形成第一金属栅层之前还包括如下步骤:在完成高K栅介质层的制作后进行退火处理,以改善高K栅介质层的质量。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造