[发明专利]半导体管芯封装及生产这种封装的方法

说明书

本发明涉及包括嵌入在用已知的FO‑WLP或eWLB技术可获得的重构晶片中的第一管芯的一种封装。除了第一管芯以外，穿基板通孔插入件被嵌入在晶片中，TSV插入件是分开的元件，可能是具有将插入件的前侧和背侧上的各触点互连的金属填充通孔的硅管芯。第二管芯被安装在基板的背侧，其中第二管芯上的触点与基板的背侧上的TSV插入件的触点电连接。在基板的前侧上安装了横向连接设备，其将基板的前侧上的TSV插入件的各触点与第一管芯的前侧上的各触点互连。因此，横向连接设备和TSV插入件有效地将第一和第二管芯上的各触点互连。优选地，如从FO‑WLP技术中已知的，横向连接设备被安装在基板的前侧上的再分布层上。

技术领域

本发明涉及半导体处理，尤其涉及多个集成电路管芯在3D互连的封装中的集成。

背景技术

集成电路设备(也称为半导体芯片或管芯)的3D集成近年来已经经历了许多发展。具体而言，具有大量管芯到管芯互连的两个或更多个管芯的集成在封装尺寸和散热问题方面已成为挑战。传统的PoP(Package-on-Package(封装层叠))方法涉及将两个管芯(例如移动应用中的应用处理器和存储器芯片)封装在分开的球栅阵列型封装中，并将一个封装组装在另一个之上。所产生的封装高度可能是有问题的，并且封装级焊球不允许以例如根据宽I/O标准实现集成所要求的小间距来实现大量互连。

已被提出的一种改进是针对底部管芯使用嵌入式管芯封装或晶片级重构管芯封装。嵌入式管芯封装将硅管芯嵌入在层压PCB中。重构的封装使用晶片级成型技术来重构晶片或面板形基板，这允许薄膜封装级互连在再分布层(RDL)中的创建。该技术被称为扇出晶片级封装(FO-WLP)或者eWLB(即嵌入式晶片级球栅阵列)，例如在文档“Next generationeWLB packaging(下一代eWLB封装)”(Yonggang Jin等，电子封装技术会议(EPTC)纪要，2010)中所解说的。

为了实现封装层叠解决方案，FO-WLP方法要求将封装的前侧连接到背侧的垂直穿封装(through-package)互连。这可以通过激光钻孔以及用Cu或焊料填充孔来完成以产生穿封装通孔(TPV)。另一种技术在管芯嵌入之前使用铜柱的电镀。然而，可获得的TPV间距相当有限(例如，TPV到TPV间距不小于几百μm)。

为了实现(诸如宽I/O DRAM存储器所需的)高带宽技术(其由间距为40μm的4组6x73接触焊盘组成)，要求高得多的穿封装互连密度。

这可以通过使用逻辑管芯中的穿Si通孔将宽I/O DRAM直接堆叠在逻辑管芯上来实现。然而，这要求在逻辑管芯中的TSV(穿硅通孔，或更一般而言，穿基板通孔)。此外，逻辑管芯和DRAM管芯之间的热耦合相当高。不同的解决方案是使用硅中介层以实现使用高密度硅技术的高密度互连。这允许管芯的横向放置(即并排在中介层上)。然而，封装构造变得相当昂贵。一种替代解决方案是移除封装基板并将封装实现为晶片级管芯规模封装(CSP)。然而，这些解决方案不允许逻辑管芯的独立封装和简单测试。

发明概述

本发明涉及如所附权利要求公开的一种半导体管芯封装及用于生产该封装的方法。根据本发明的封装包括嵌入在用上面提到的已知的FO-WLP或eWLB技术可获得的重构晶片中的第一管芯。除了第一管芯以外，毗邻该第一管芯放置的穿基板通孔插入件被嵌入在晶片中，TSV插入件是分开的元件，可能是具有将插入件的前侧和背侧上的触点互连的金属填充通孔的硅管芯。第二管芯被安装在基板的背侧，其中第二管芯上的触点与基板的背侧上的TSV插入件的触点电连接。在第一管芯和TSV插入件的前侧上安装了横向连接设备，其将基板的前侧上的TSV插入件的触点与第一管芯的前侧上的触点互连。因此，横向连接设备和TSV插入件有效地将第一和第二管芯上的触点互连。根据一实施例，如从FO-WLP技术中已知的，横向连接设备被安装在基板的前侧上的再分布层(RDL)上。封装级焊球被提供在如已知的封装中的RDL上，并且可能在横向连接设备的位置处被中断。根据另一实施例，横向连接设备同样被嵌入在重构晶片中。