[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，第一NMOS区器件阈值电压小于第二NMOS区，第一PMOS区器件阈值电压小于第二PMOS区；在基底上形成高k栅介质层；在高k栅介质层上形成多晶硅层；在多晶硅层上形成P型功函数层；刻蚀第二PMOS区的P型功函数层；对露出的第二PMOS区多晶硅层进行P型离子掺杂处理；刻蚀第二NMOS区的P型功函数层；对露出的第二NMOS区多晶硅层进行N型离子掺杂处理。未掺杂有离子的多晶硅层具有不导电特性，因此可以改善或避免高k栅介质层在刻蚀过程中受到等离子体损伤，且多晶硅层内掺杂有离子后，可以改变多晶硅层的功函数值，从而实现不同器件阈值电压的调节。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，由半导体器件物理极限所带来的各种二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，如何解决半导体器件漏电流大的问题最具挑战性。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。

尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能和良率仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的电学性能和良率。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，包括第一NMOS区、第一PMOS区、第二NMOS区和第二PMOS区，所述第一NMOS区的器件阈值电压小于所述第二NMOS区的器件阈值电压，所述第一PMOS区的器件阈值电压小于所述第二PMOS区的器件阈值电压；在所述基底上形成高k栅介质层；在所述高k栅介质层上形成多晶硅层；在所述多晶硅层上形成P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层；刻蚀去除所述第二PMOS区的P型功函数层后，对所述第二PMOS区的多晶硅层进行P型离子掺杂处理；刻蚀去除所述第二NMOS区的P型功函数层；刻蚀去除所述第二NMOS区的P型功函数层后，对所述第二NMOS区的多晶硅层进行N型离子掺杂处理；刻蚀去除所述第一NMOS区的P型功函数层和多晶硅层；在所述第一NMOS区的高k栅介质层、所述第一PMOS区的P型功函数层、所述第二NMOS区的掺杂有N型离子的多晶硅层、以及所述第二PMOS区的掺杂有P型离子的多晶硅层上形成N型功函数层。

可选的，所述P型功函数层的厚度为至

可选的，所述N型功函数层的厚度为至

可选的，所述P型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺，所述N型离子掺杂处理的工艺为等离子体掺杂工艺或离子注入工艺。

可选的，所述P型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为B离子、Ga离子或In离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。

可选的，所述N型离子掺杂处理的工艺为等离子体掺杂工艺，所述等离子体掺杂工艺的参数包括：掺杂离子为P离子、As离子或Sb离子，掺杂浓度为1E19原子每立方厘米至1E21原子每立方厘米。

可选的，形成所述多晶硅层的步骤包括：在所述高k栅介质层上形成无定形硅层；对所述基底进行退火处理，将所述无定形硅层转化为多晶硅层。